Electronique numerique

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EXAMEN 2 Évaluation universitaire – Logique combinatoire et séquentielle 1. Considérez un commutateur/démultiplexeur 1 vers 4 : (Q1) Donnez la représentation algébrique de chaque sortie Y0 à Y3 selon les données d’entrée A, B et l’entrée de sélection S. (Q2) Simplifiez chaque sortie à l’aide de l’algèbre de Boole. (Q3) Construisez la table de vérité complète. (Q4) Un signal d’horloge est envoyé en entrée de bascule D connectée à la sortie Y2 : donnez l’équation et la table d’évolution de la bascule pour deux fronts d’horloge successifs, avec D initialisé à 0. (Q5) Si on branche la sortie Q de...→
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EXAMEN 3 Université Polytechnique – Algèbre de Boole et systèmes séquentiels 1. Un système d’alarme utilise une fonction logique de 3 variables (A : Porte, B : Fenêtre, C : Détecteur). (Q1) Écrivez la fonction d’alarme qui s’active si au moins deux capteurs sont activés, sous forme d’une somme de produits. (Q2) Utilisez la simplification de Karnaugh pour minimiser la fonction d’alarme. (Q3) Dessinez le circuit combinatoire minimal correspondant. (Q4) Ce système commande un compteur binaire asynchrone 3 bits qui s’incrémente à chaque fois que l’alarme est activée. Donnez la table d’évolution des sorties. (Q5) Quelles sont les valeurs du...→
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Un système de contrôle d'accès utilise une fonction logique pour gérer l'entrée à un bâtiment sécurisé. La porte s'ouvre selon trois conditions : (1) badge valide ET badge reconnu ; (2) code PIN correct ; (3) appel interphone ET autorisation donnée. On dispose de quatre variables logiques : B : badge présenté (1 = oui, 0 = non) C : code PIN correct (1 = oui, 0 = non) I : interphone activé (1 = oui, 0 = non) A : autorisation donnée (1 = oui, 0 = non) La fonction de sortie (ouverture de porte) est définie par :...→
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Un système de commande d'un afficheur 7-segments doit convertir un nombre binaire en code BCD (Binary Coded Decimal) codé sur 4 bits, puis activer les segments correspondants. Le système reçoit une entrée binaire sur 4 bits (0 à 15) et doit : Convertir l'entrée binaire en BCD Acheminer (multiplexer) le signal BCD vers un décodeur 7-segments Comparer l'affichage obtenu avec une référence stockée Activer un système d'alarme si la comparaison échoue On dispose de deux nombres de comparaison : Nombre A = 0101 (5 en décimal) et Nombre B = 1010 (10 en décimal). Question 1 : Construisez la table...→
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Un système de comptage utilise des bascules D pour compter des impulsions d'horloge. Le circuit doit : Compter les impulsions de 0 à 15 (compteur 4-bits) Revenir à 0 après 15 (compteur modulo 16) Générer une impulsion de sortie quand le décompte atteint 15 Permettre un préchargement (chargement) de valeur initiale Mesurer la fréquence maximale de comptage et la propagation de retenue Les bascules D utilisées ont : t setup = 5 ns, t hold = 3 ns, t propagation = 4 ns. L'horloge fonctionne à f clk = 10 MHz. Question 1 : Dessinez le schéma logique d'un compteur...→
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Examen 1 — Algèbre de Boole, simplification et circuits combinatoires transcodeurs Un système de conversion de code BCD (Binary Coded Decimal) vers le code 7-segments pour afficheur numérique doit être conçu. L'entrée est un nombre BCD 4 bits (A, B, C, D) représentant les chiffres 0 à 9. La sortie produit 7 signaux de commande (a, b, c, d, e, f, g) pour chacun des 7 segments de l'afficheur. 1. Écrivez la table de vérité complète (16 lignes) pour le transcodeur BCD vers 7-segments en considérant le segment 'a' (segment supérieur). Identifiez les conditions d'indifférence (don't care). 2. En utilisant...→
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Examen 2 — Circuits combinatoires aiguilleurs (multiplexeurs) et comparateurs Un système de sélection de données utilise un multiplexeur 4 vers 1 (MUX 4:1) pour acheminer l'une de quatre entrées de données (I_0, I_1, I_2, I_3) vers la sortie Y selon un signal de sélection 2 bits (S_1, S_0). Parallèlement, un comparateur 4-bits compare deux nombres binaires A (A_3 A_2 A_1 A_0) et B (B_3 B_2 B_1 B_0) produisant trois sorties : A>B, A=B, A B, A=B, A B ?→
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Examen 1 – Simplification et implémentation d’une fonction logique On considère la fonction logique $ $F(A,B,C,D)$$ définie par la somme des produits pour les minterms $ $\{1,3,5,7,11,13,15\}$$ . 1. Définir une fonction logique en forme canonique et expliquer la forme somme de produits. 2. Construire la table de vérité de $ $F$$ . 3. Simplifier $ $F$$ par le tableau de Karnaugh pour obtenir la forme minimale. 4. Proposer le schéma technologique utilisant uniquement des portes NAND. 5. Calculer le retard logique total si chaque porte NAND a un retard unitaire.→
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Examen 2 – Multiplexeur et démultiplexeur On dispose d’un multiplexeur 4→1 (sélecteurs $ $S_{1},S_{0}$$ ) et d’un démultiplexeur 1→4. Les entrées du MUX sont $ $D_{0},D_{1},D_{2},D_{3}$$ . 1. Définir MUX et DEMUX et leurs tables de vérité. 2. Écrire la fonction de sortie $ $Y$$ du MUX en fonction de $ $D_{i}$$ et $ $S_{j}$$ . 3. Simplifier la formule de $ $Y$$ et réaliser le logigramme. 4. Écrire la fonction des sorties $ $Q_{i}$$ du DEMUX. 5. Calculer le nombre de portes nécessaires pour chaque cas et comparer.→
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Examen 4 – Conception d’un compteur synchrone modulo 6 On souhaite réaliser un compteur binaire synchrone à 4 bits qui compte de 0 à 5 puis revient à 0, à chaque front montant d’horloge. 1. Définir compteur synchrone et expliquer la différence avec asynchrone. 2. Écrire la table d’états (0→5) et le code binaire sur 3 bits $ $Q_{2}Q_{1}Q_{0}$$ . 3. Déterminer les équations d’entrée des bascules D pour chaque bit. 4. Simplifier ces équations par Karnaugh. 5. Dessiner le schéma avec bascules D et portes nécessaires.→
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Examen 5 – Détecteur de séquence 101 sur bascules D On désire détecter la séquence de bits ‘101’ dans un flux d’entrée série $ $X$$ , avec sortie $ $Z=1$$ quand la séquence apparaît (méthode de Moore). 1. Définir machine de Moore et son graphe d’états. 2. Établir le diagramme d’états pour la séquence 101. 3. Construire la table de transition et de sortie. 4. Déterminer les équations logiques des entrées des bascules D (3 bits d’état). 5. Vérifier que la machine revient à l’état initial après détection.→
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Examen 6 – Registre à décalage et convertisseur série-parallèle On souhaite concevoir un registre à décalage série–parallèle de 4 bits avec bascules D. 1. Définir registre à décalage et décrire son fonctionnement pour entrée série $ $S$$ et sortie parallèle $ $Q_{3}Q_{2}Q_{1}Q_{0}$$ . 2. Déterminer les connexions D pour chaque bascule pour un décalage à droite. 3. Calculer le nombre d’horloges nécessaire pour charger 4 bits. 4. Exprimer la logique pour un chargement parallèle (signal $ $LD$$ ). 5. Vérifier le fonctionnement mixte série/parallèle en alternant $ $LD$$ .→
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Examen 7 – Machine de Mealy pour additionneur avec retenue anticipée On souhaite concevoir une machine de Mealy qui, à chaque bit d’entrée $ $A,B$$ série, calcule $ $S$$ et $ $C_{out}$$ avec retenue anticipée, en un seul cycle d’horloge. États $ $C_{in}=0,1$$ . 1. Définir machine de Mealy et distinguer de Moore. 2. Écrire le tableau d’états donnant $ $S$$ et $ $C_{out}$$ en fonction de $ $C_{in},A,B$$ . 3. Détailler le calcul de $ $G=A\oplus B$$ , $ $P=A+B$$ pour l’anticipation. 4. Déduire les équations $ $S=G\oplus C_{in},\ C_{out}=P+ C_{in}G$$ . 5. Vérifier le timing pour produire $ $S$$ et $ $C_{out}$$...→
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On considère une fonction logique F(A,B,C) définie par la table de vérité suivante : A B C | F 0 0 0 | 0 0 0 1 | 1 0 1 0 | 1 0 1 1 | 0 1 0 0 | 1 1 0 1 | 0 1 1 0 | 0 1 1 1 | 1 1. Définissez brièvement ce qu’est une forme canonique somme de produits en logique combinatoire. 2. Écrivez l’expression de F en somme de produits minimale à l’aide de la méthode de Karnaugh. 3. Calculez le nombre de portes logiques nécessaires pour implémenter...→
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On veut concevoir un additionneur complet 1 bit avec entrées A, B et retenue d’entrée Cin et sorties Somme S et Cout. 1. Expliquez ce qu’est un additionneur combinatoire et son utilité dans le traitement binaire. 2. Écrivez les équations logiques de S et Cout en fonction de A, B, Cin. 3. Calculez la réalisation en portes NAND uniquement. 4. Déterminez la profondeur logique (nombre de niveaux de portes) du réseau NAND. 5. Commentez l’avantage et l’inconvénient d’une implémentation NAND-only.→
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On considère un bascule JK cadencée par horloge φ. Les entrées sont J et K, la sortie Q. 1. Décrivez brièvement le comportement d’une bascule JK et le rôle de l’horloge. 2. Établissez la table de vérité Q(t)→Q(t+1). 3. Calculez l’expression de Q(t+1) en fonction de J, K et Q(t). 4. Pour J=1 et K=0 périodiques, déterminez la fréquence de basculement de Q si fφ=1 MHz. 5. Commentez les conditions d’indétermination et leur résolution par un circuit maître–esclave.→
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On veut détecter la séquence binaire 1011 dans un flux d’entrées E, via un automate séquentiel à un bit de mémoire. 1. Expliquez la différence entre machine de Moore et de Mealy. 2. Proposez un schéma d’états (diagramme) pour une machine de Moore détectant 1011, avec sortie Z=1 au moment de la détection. 3. Écrivez la table d’excitations JK pour les deux bascules nécessaires, en fonction de l’état courant et de E. 4. Calculez les équations logiques des entrées J1, K1, J2, K2 et de la sortie Z. 5. Commentez l’avantage du type Moore vs Mealy pour les délais de...→
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On conçoit un compteur binaire synchrone modulo 6 avec bascules D alimentées par horloge φ. Les sorties Q2 Q1 Q0 représentent l’état binaire. 1. Définissez ce qu’est un compteur synchrone et ses avantages. 2. Écrivez la table d’états de 000 à 101 puis retour à 000. 3. Déterminez les équations D2, D1, D0 en fonction de Q2,Q1,Q0. 4. Calculez la logique minimaliste (nombre de portes) pour chaque D_i. 5. Expliquez comment forcer la remise à zéro automatique à l’état 110 pour respecter modulo 6.→
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On souhaite concevoir une serrure électronique commandée par trois entrées A, B et C de telle sorte que la sortie S soit à 1 si et seulement si un nombre impair de ces entrées vaut 1, et qu’un signal d’horloge CLK active la mémorisation de S dans un bascule D à l’horloge montante. 1. Définir la différence entre logique combinatoire et logique séquentielle. 2. Établir la table de vérité de la fonction $ $S(A,B,C)$$ pour la condition d’impairité. 3. Simplifier $ $S$$ à l’aide d’une carte de Karnaugh. 4. En déduire le schéma logique combinatoire minimal avec portes NAND uniquement....→
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On veut détecter la séquence binaire «1011» dans un flux d’entrée série X, avec une sortie Z qui vaut 1 au dernier bit du motif, en utilisant une machine de Mealy. 1. Définir la différence entre machine de Moore et de Mealy. 2. Dessiner le diagramme d’états de la machine de Mealy pour la détection de «1011». 3. Construire la table d’états et déterminer les équations logiques pour les signaux d’entrée des bascules. 4. Minimiser ces équations et proposer un schéma logique complet. 5. Simuler le comportement de Z pour l’entrée X = 1 0 1 1 0 1 1...→
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1. Question conceptuelle : définir la carte de Karnaugh et expliquer son utilité. 2. On donne la fonction $ $F(A,B,C,D)=\sum m(0,2,3,5,7,8,10,11,13,15)$$ . Construire et remplir la carte de Karnaugh 4×4. 3. Simplifier $ $F$$ en forme minimale en utilisant la carte. 4. Déduire l’expression de $ $F$$ sous forme SOP minimale et factorisée. 5. Proposer le schéma combinatoire correspondant en utilisant uniquement des portes NAND.→
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1. Question conceptuelle : expliquer la différence entre additionneur demi‐somme et additionneur complet. 2. Dessiner la table de vérité d’un additionneur complet à 3 entrées (A,B,Cin) et 2 sorties (S, Cout). 3. En déduire les expressions de $ $S$$ et $ $Cout$$ en forme canonique puis simplifiée. 4. Concevoir un circuit comparateur 1 bit qui fournit 1 si A>B. 5. Enchaîner deux additionneurs complets et un comparateur pour réaliser un comparateur 2 bits (A1A0>B1B0).→
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1. Question conceptuelle : définir le métastable et expliquer son impact sur un bascule D synchrone. 2. On considère une bascule D positive‐edge triggered avec propagation $ $t_{pd}=10\,\mathrm{ns}$$ et contamination $ $t_{cd}=2\,\mathrm{ns}$$ . Déterminer la fréquence maximale d’horloge $ $f_{max}$$ . 3. Si la bascule est en chaîne (registres à décalage) de longueur $ $N=4$$ , calculer le temps total de propagation. 4. Concevoir un circuit maître‐esclave à partir de deux bascules D pour éliminer le métastable. 5. Calculer le set‐up et hold time requis si $ $t_{su}=5\,\mathrm{ns}, t_h=3\,\mathrm{ns}$$ .→
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1. Question conceptuelle : comparer compteur asynchrone et compteur synchrone. 2. On veut un compteur asynchrone modulo $ $N=5$$ . Déterminer le nombre de bascules nécessaires et la logique de réinitialisation. 3. Calculer la fréquence de sortie si l’entrée d’horloge est $ $f_{in}=100\,\mathrm{MHz}$$ . 4. Concevoir un compteur synchrone modulo 5 en utilisant des bascules JK. 5. Comparer le temps de propagation total pour les deux implémentations.→
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1. Question conceptuelle : définir machine de Moore et machine de Mealy. 2. Concevoir une machine de Moore détectant la séquence 101 dans un flux d’entrée binaire. Indiquer états, transitions et sorties. 3. Écrire la table d’état et de transition. 4. Minimiser le nombre d’états si possible. 5. Dessiner le schéma câblé en utilisant des bascules D et une logique combinatoire.→
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1. Question conceptuelle : qu’est‐ce qu’un registre à décalage et à quoi sert‐il ? 2. Un registre à décalage série‐vers‐parallèle de longueur $ $N=8$$ utilise bascules D avec $ $t_{pd}=8\,\mathrm{ns}$$ . Quel est le délai pour charger un octet complet ? 3. Si l’on souhaite un registre parallèle‐vers‐série, calculer la période d’horloge minimale. 4. Concevoir un circuit de feedback pour réaliser un LFSR de longueur 8 avec polynôme primitif $ $x^8+x^6+1$$ . 5. Déterminer la période maximale du LFSR.→
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1. Question conceptuelle : qu’est‐ce qu’une machine de Mealy et en quoi diffère‐t‐elle d’une machine de Moore ? 2. Concevoir une machine de Mealy détectant la séquence 0110. Spécifier États, transitions, sorties. 3. Écrire l’équation de la sortie $ $Z$$ en fonction de l’état courant et de l’entrée \ $X\$ . 4. Passer au modèle Moore équivalent et comparer nombre d’états. 5. Monter le circuit en bascules D et exprimer la logique de chaque entrée D_i.→
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1. Définissez la logique combinatoire. 2. Combien de lignes comporte la table de vérité d un full adder ? 3. Exprimez $ $Cout$$ en fonction de $ $A,B$$ et $ $Cin$$ . 4. Simplifiez cette expression et déterminez le nombre de littéraux. 5. En supposant que chaque porte XOR a un retard $ $t_X=2\,\mathrm{ns}$$ et chaque porte AND/OR un retard $ $t_A=1\,\mathrm{ns}$$ , calculez le retard de propagation maximal jusqu à $ $Cout$$ .→
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1. Définissez un multiplexeur. 2. Combien de bits de sélection sont nécessaires pour un multiplexeur 4 vers 1 ? 3. Exprimez $ $Y$$ en fonction de $ $D0,D1$$ et $ $S$$ . 4. Simplifiez cette expression et déterminez le nombre de littéraux. 5. En cascade, proposez un multiplexeur 4 vers 1 à partir de trois MUX 2 vers 1 et calculez le retard maximal si chaque MUX a un retard $ $t_{MUX}=2\,\mathrm{ns}$$ .→
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1. Définissez l équation caractéristique d une bascule JK. 2. Exprimez l état suivant $ $Q^+$$ en fonction de $ $Q,J,K$$ . 3. Établissez la table de transitions des états pour le compteur Johnson 3 bits. 4. Déterminez la séquence périodique et sa période en nombre de cycles d horloge. 5. Si la fréquence d horloge est $ $f=50\,\mathrm{MHz}$$ , calculez la fréquence du signal de sortie complet.→
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1. Définissez la différence entre machine de Mealy et de Moore. 2. Établissez le graphe d états et la table de transitions pour la séquence '101'. 3. En déduire les équations des entrées D1 et D0 des bascules. 4. Simplifiez ces équations à l aide de Karnaugh. 5. Pour l entrée 110101101, déterminez la sortie de détection à chaque front d horloge.→
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1. Définissez le code Gray et son avantage en temporisation. 2. Établissez la table Q(t)→Q(t+1) pour le compteur Gray cyclique 3 bits. 3. Déduisez les équations des entrées D2, D1 et D0 en fonction de Q2, Q1, Q0. 4. Simplifiez ces équations. 5. Calculez le nombre minimal de portes logiques nécessaires si chaque porte a 2 entrées.→
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1. Définissez un hazard statique. 2. Montrez que la transition A,B,C de 0,1,0 vers 1,1,0 génère un hazard statique. 3. Calculez la largeur de glitch en fonction du retard de porte $ $t_p$$ . 4. Proposez une expression corrigée sans hazard. 5. Si $ $t_{AND}=1\,\mathrm{ns}$$ et $ $t_{OR}=1\,\mathrm{ns}$$ , calculez la durée maximale du glitch.→
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1. Définissez un encodeur prioritaire. 2. Établissez la table de vérité complète. 3. Exprimez $ $Y1$$ et $ $Y0$$ en fonction de $ $I3,I2,I1,I0$$ . 4. Simplifiez ces expressions. 5. Déterminez le nombre de portes logiques et la profondeur de propagation si $ $t_{AND}=1\,\mathrm{ns},\ t_{OR}=1\,\mathrm{ns},\ t_{NOT}=0.5\,\mathrm{ns}$$ .→
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On considère la fonction logique à trois variables $ $F(A,B,C)$$ définie comme la fonction de majorité (sortie à 1 si au moins deux entrées valent 1). Répondre aux questions : 1. Définir un circuit combinatoire et expliquer sa propriété sans mémoire. 2. Écrire la table de vérité de $ $F(A,B,C)$$ . 3. À l’aide d’un Karnaugh map, déterminer l’expression minimale de $ $F$$ en forme somme de produits. 4. Schématiser le circuit minimal en portes AND, OR et NOT et calculer le retard de propagation total sachant que chaque porte AND a retard $ $t_{AND}=10\,\mathrm{ns}$$ , OR $ $t_{OR}=15\,\mathrm{ns}$$ ,...→
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On souhaite additionner deux mots binaires de 4 bits $ $A=(A_{3}A_{2}A_{1}A_{0})$$ et $ $B=(B_{3}B_{2}B_{1}B_{0})$$ avec un bit de report initial $ $C_{0}=0$$ . On utilise un additionneur à propagation de report (ripple-carry adder). Répondre aux questions : 1. Définir la notion de report dans un additionneur séquentiel. 2. Écrire les équations des bits somme $ $S_{i}$$ et de report $ $C_{i+1}$$ pour un additionneur complet. 3. Construire le circuit composé de 4 additionneurs complets et calculer le retard de propagation total si chaque additionneur complet a un retard $ $t_{FA}=20\,\mathrm{ns}$$ . 4. Déterminer la fréquence maximale d’horloge si on souhaite...→
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On veut réaliser un compteur synchrone modulo 6 (états 0 à 5) à l'aide de bascules D. Répondre aux questions : 1. Définir la différence entre compteur synchrone et asynchrone. 2. Établir le tableau d'état et de transition pour les deux bits $ $Q_{1}Q_{0}$$ . 3. Déduire les équations des entrées $ $D_{1}$$ et $ $D_{0}$$ et les simplifier par Karnaugh map. 4. Dessiner le schéma du compteur avec les bascules D et la logique combinatoire. 5. Déterminer le retard de propagation maximal si chaque porte logique a un retard $ $t_{g}=10\,\mathrm{ns}$$ et chaque bascule a un retard de sortie...→
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On dispose d’un multiplexeur 4 vers 1 à deux sélecteurs $ $S_{1},S_{0}$$ et quatre entrées $ $I_{3:0}$$ . La sortie $ $Y$$ doit être 1 si l’entrée sélectionnée est 1. Répondre : 1. Définir la fonction d’un multiplexeur et son usage en logique séquentielle. 2. Écrire l’expression de $ $Y$$ en fonction de $ $I_{i}$$ et $ $S_{j}$$ . 3. Simplifier l’expression et déterminer le nombre de portes nécessaires. 4. Dessiner le schéma du multiplexeur en portes AND, OR et NOT. 5. Calculer le retard de propagation si chaque porte AND a retard $ $10\,\mathrm{ns}$$ , OR $ $15\,\mathrm{ns}$$ et...→
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On conçoit une machine d’état séquentielle pour contrôler un distributeur de boissons qui accepte 1 euro ou 2 euros et délivre la boisson dès qu’au moins 3 euros sont insérés. Les entrées sont $ $X_{1}$$ (2 euros), $ $X_{0}$$ (1 euro), la sortie $ $Z=1$$ indique la délivrance. Répondre : 1. Définir la différence entre machine de Moore et de Mealy. 2. Proposer un diagramme d’état avec les états correspondant au montant accumulé. 3. Déterminer les équations des sorties et des transitions pour une machine de Moore. 4. Implémenter la machine avec des bascules D et simplifier la logique par...→
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On implémente un registre à décalage série vers parallèle de 8 bits muni d’un générateur de bit de parité pair. L’entrée série $ $D$$ et l’horloge $ $CLK$$ sont partagées, la sortie parallèle $ $P_{7:0}$$ et la parité $ $P_{8}$$ sont disponibles. Répondre : 1. Définir la différence entre logique combinatoire et séquentielle dans ce contexte. 2. Écrire l’équation de la parité $ $P_{8}$$ pour un bit de parité pair. 3. Dessiner le circuit du registre à décalage avec le calcul de parité inséré. 4. Déterminer le temps nécessaire pour charger 8 bits à une fréquence d’horloge $ $f=10.0\,\mathrm{MHz}$$ ....→
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On considère la fonction booléenne $ $F(A,B,C)=\sum m(1,2,5,6)$$ définie par les minterms suivants. On se propose d’étudier : 1. Définissez la forme canonique somme de produits d’une fonction booléenne. 2. Exprimez $ $F$$ sous forme canonique somme de produits. 3. Simplifiez $ $F$$ à l’aide d’une carte de Karnaugh à trois variables. 4. Donnez l’implémentation de $ $F$$ en n’utilisant que des portes NAND. 5. Calculez le retard critique du circuit en supposant un retard de propagation $ $t_{pd}=10\,\mathrm{ns}$$ par porte NAND.→
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On souhaite concevoir un détecteur de la séquence "101" sur un flux binaire à l’aide d’une machine de Mealy. On définit l’entrée $ $X$$ et la sortie $ $Z$$ . On se propose d’étudier : 1. Définissez la machine de Mealy et précisez la différence avec une machine de Moore. 2. Dessinez le diagramme d’états de la machine détectrice de la séquence "101". 3. Établissez la table d’états avec les équations de sortie et d’excitation pour des bascules D. 4. Implémentez la machine avec deux bascules D et des portes logiques. 5. Calculez la fréquence d’horloge maximale si le retard...→
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On souhaite réaliser un compteur synchrone modulo 6 (0→1→2→3→4→5→0) à l’aide de trois bascules JK. On se propose d’étudier : 1. Définissez la différence entre compteur synchrone et compteur asynchrone. 2. Établissez la table d’états et les transitions pour le compteur modulo 6. 3. Déduisez les équations des entrées JK pour chaque bascule. 4. Implémentez le schéma avec portes et bascules JK. 5. Calculez la fréquence d’horloge maximale si chaque bascule a un retard de propagation $ $t_{pd}=12\,\mathrm{ns}$$ et chaque porte logique un retard $ $t_{pd}=5\,\mathrm{ns}$$ .→
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On souhaite concevoir un multiplexeur 4:1 à l’aide de portes logiques. Les entrées de données sont $ $D_0,D_1,D_2,D_3$$ , les sélecteurs $ $S_1,S_0$$ , et la sortie $ $Y$$ . On se propose d’étudier : 1. Définissez le principe de fonctionnement d’un multiplexeur. 2. Écrivez la table de vérité de Y en fonction de $ $D_i$$ et $ $S_j$$ . 3. Exprimez $ $Y$$ en forme somme de produits. 4. Simplifiez l’expression et donnez l’implémentation minimale. 5. Calculez le retard critique en supposant $ $t_{pd}=8\,\mathrm{ns}$$ par porte AND/OR et $ $t_{pd}=12\,\mathrm{ns}$$ par porte NOT.→
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On souhaite réaliser un registre à décalage série 4 bits avec des bascules D. Les données entrent en série dans D0 et sont décalées à chaque front montant de l’horloge. On se propose d’étudier : 1. Définissez le principe d’un registre à décalage série. 2. Dessinez le schéma du registre 4 bits avec bascules D. 3. Si l’entrée série vaut "1101" et que le registre est initialisé à "0000", donnez le contenu après quatre impulsions d’horloge. 4. Calculez la fréquence d’horloge maximale si chaque bascule a un retard $ $t_{pd}=15\,\mathrm{ns}$$ . 5. Déterminez le temps nécessaire pour charger la séquence...→
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On souhaite concevoir un détecteur de parité paire sur quatre bits d’entrée A,B,C,D. 1. Définir la parité paire (courte réponse). 2. Écrire la fonction $ $P(A,B,C,D)$$ de parité paire avec $ $P=1$$ si le nombre de 1 est pair. 3. Construire la table de vérité (16 lignes) et vérifier $ $P(1,0,1,0)=1$$ . 4. Simplifier $ $P$$ par algèbre de Boole ou carte de Karnaugh. 5. Calculer le retard maximal si chaque porte XOR a un délai $ $τ=2\,\mathrm{ns}$$ en cascade pour implémenter la fonction simplifiée.→
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1. Définissez la loi de De Morgan et son utilité en simplification logique. 2. Soit F(a,b,c)=a b + a̅ c + b c. Exprimez F sous forme canonique disjonctive (somme de mintermes) en explicitant chaque minterme avec $ $a$$ , $ $b$$ , $ $c$$ . 3. Utilisez un tableau de Karnaugh 3×2 pour simplifier F et obtenez l’expression minimale. 4. Déduisez l’implémentation avec uniquement des NAND : donnez l’expression en portes NAND et le nombre de portes nécessaires. 5. Vérifiez la dualité de votre résultat en donnant la forme conjonctive duale de F.→
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1. Expliquez le fonctionnement d’un multiplexeur 4 :1 et son rôle dans la logique combinatoire. 2. Réalisez la table de vérité d’un 4 :1 avec entrées D0–D3 et sélecteurs S1,S0, sortie Y. 3. Écrivez l’expression de Y en fonction de D_i et S_j. 4. Implémentez Y à l’aide de portes AND, OR, NOT et comptez le nombre total de portes. 5. Modifiez ce multiplexeur pour obtenir un démultiplexeur 1 :4 ; dessinez le schéma et écrivez la table de vérité.→
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1. Qu’est-ce qu’un flip-flop D et comment le distingue-t-on d’une bascule SR ? 2. Donnez la table de vérité du flip-flop D déclenché sur front montant du signal horloge CLK. 3. En partant de la caractéristique, tracez le diagramme temporel de Q pour la séquence D=10110 sur 5 cycles d’horloge. 4. Calculez la fréquence de basculement de Q si CLK=1 MHz et D alterne chaque cycle. 5. Expliquez l’effet metastable et proposez une méthode pour le réduire.→
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1. Définissez un compteur synchrone et comparez-le à un compteur asynchrone. 2. Concevez un compteur binaire modulo 5 (états 0→4) en D-flip-flops, donnez la table d’état et les équations pour D_i en fonction de Q_i. 3. Dessinez le schéma logique complet avec portes AND, OR, NOT et flip-flops. 4. Calculez la fréquence de sortie pour CLK=2 MHz. 5. Proposez une modification pour obtenir un comptage descend anutoire (4→0→3…).→
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On souhaite afficher les chiffres décimaux sur un afficheur sept segments à partir d’un code BCD (4 bits) stocké dans un registre à décalage à sortie parallèle. 1. Conceptuel : définissez la forme canonique somme de produits et son intérêt pour un décodeur. 2. Établissez la table de vérité des segments a…g pour les codes BCD 0000 à 1001. 3. Simplifiez la fonction du segment a par un K-map et fournissez l’expression $ $F_{a}$$ en $ $\text{SOP}$$ brute. 4. Donnez le schéma logique du décodeur complet et calculez le nombre total de portes (2 entrées) nécessaires. 5. Si le registre...→
52
On dispose d’un multiplexeur 8:1 et de bascules D pour générer un pipeline à 2 étages. Les entrées I0…I7 sont issues d’un capteur 8 canaux. 1. Conceptuel : décrivez la fonction d’un multiplexeur et son utilité en séquentiel. 2. Écrivez la table de vérité d’un 8:1 avec adresses A2,A1,A0. 3. Déduisez l’expression brute $ $Y$$ en SOP pour la sortie du mux. 4. En plaçant des bascules D à la sortie du mux et sur l’adresse A2, tracez le diagramme temporel si l’entrée sélectionnée change à chaque horloge, calculant la latence. 5. Si $ $t_{mux}=15\,\mathrm{ns}$$ et $ $t_{flop}=10\,\mathrm{ns}$$ , déterminez...→
53
Concevoir un compteur synchrone à 4 bites modulo 10 (0000→1001→0000…) avec bascules JK. 1. Conceptuel : expliquez la différence entre compteur synchrone et asynchrone. 2. Donnez la table d’état et le diagramme pour N=10. 3. Pour chaque bit Q3…Q0, déduisez les équations JK nécessaires. 4. Calculez la fréquence maximale si chaque bascule a un délai de changement d’état $ $t_{JK}=8\,\mathrm{ns}$$ et le réseau logique un délai $ $t_{log}=6\,\mathrm{ns}$$ . 5. Si on ajoute un signal de reset asynchrone, tracez le chronogramme des sorties lors d’un reset actif pendant 10 ns.→
54
Concevoir une FSM pour contrôler un ascenseur à 3 étages (0,1,2) avec boutons appels internes et externes. États : position actuelle et direction. 1. Conceptuel : définissez une machine à états finis et la différence Moore/Mealy. 2. Proposez le codage binaire des états (2 bits) et dessinez le diagramme d’états. 3. Écrivez les équations de la prochaine état et de la sortie pour une machine Moore. 4. Calculez la table de vérité et simplifiez par K-map pour la fonction de direction. 5. Si le temps de transition d’état est $ $t_{se}=20\,\mathrm{ns}$$ et la logique $ $t_{comb}=15\,\mathrm{ns}$$ , calculez le cycle...→
55
Un registre à décalage à rétroaction linéaire (LFSR) de longueur 4 est configuré pour générer une séquence maximale. 1. Conceptuel : définissez un LFSR et condition pour séquence maximale. 2. Choisissez un polynôme primitif de degré 4 et dessinez le schéma du LFSR. 3. Calculez la période de la séquence générée. 4. Déterminez le contenu du registre après 7 cycles si initialisé à 0001. 5. Vérifiez que la séquence passe par tous les états non nuls avant de revenir à 0001.→
56
1. (Conceptuel) Expliquer le principe de polarisation en émetteur commun et son intérêt pour la linéarité du transistor BJT. 2. Dans le montage suivant, avec $ $V_{CC}=12.0\,\mathrm{V}$$ , $ $R_1=100.0\,\mathrm{kΩ}$$ , $ $R_2=20.0\,\mathrm{kΩ}$$ , $ $R_C=2.00\,\mathrm{kΩ}$$ , $ $R_E=500.0\,\mathrm{Ω}$$ et $ $\beta=100$$ , déterminer le point de fonctionnement $ $I_C$$ et $ $V_{CE}$$ . 3. Calculer le gain en tension $ $A_v=\frac{v_o}{v_i}$$ en régime petite-signal, en négligeant $ $r_o$$ . 4. Déterminer l’impédance d’entrée $ $Z_{in}$$ incluant $ $r_\pi$$ (prendre $ $r_\pi=2.50\,\mathrm{kΩ}$$ ). 5. Calculer la fréquence de coupure basse $ $f_L$$ si la capacité de couplage $ $C_C=10.0\,\mu\mathrm{F}$$ et...→
57
1. (Conceptuel) Définir le CMRR (Common-Mode Rejection Ratio) d’un amplificateur opérationnel et expliquer son importance en mesure. 2. Pour un intégrateur idéal, établir la fonction de transfert $ $H(j\omega)=-\frac{1}{RCj\omega}$$ et déterminer la phase en fonction de $ $\omega$$ . 3. Dans un sommateur inverse avec $ $R_f=10.0\,\mathrm{kΩ}$$ , $ $R_1=20.0\,\mathrm{kΩ}$$ et deux entrées $ $V_1$$ et $ $V_2$$ , calculer $ $V_{out}$$ . 4. Concevoir un filtre actif passe-bas du premier ordre à $ $f_c=1.00\,\mathrm{kHz}$$ en utilisant un AOP idéal, déterminer $ $R$$ et $ $C$$ . 5. Pour un amplificateur d’instrumentation avec $ $GBP=10.0\,\mathrm{MHz}$$ et un gain statique de...→
58
1. (Conceptuel) Expliquer le phénomène d’injection de porteurs dans une diode à jonction PN et définir la tension de seuil. 2. (Calcul) Une diode suit l’équation de Shockley $ $I=I_S\bigl(e^{V_D/(nV_T)}-1\bigr)$$ avec $ $I_S=10^{-12}\,\mathrm{A}$$ , $ $n=1$$ , $ $V_T=25\times10^{-3}\,\mathrm{V}$$ . Calculer le courant direct $ $I_D$$ pour $ $V_D=0.7\,\mathrm{V}$$ . 3. (Calcul) Dans un redresseur simple alternance, on a $ $C=100\,\mu\mathrm{F}$$ et $ $R_L=1\,\mathrm{k\Omega}$$ . Déterminer la fréquence minimale $ $f_{min}$$ pour que l’ondulation soit inférieure à 5 %. 4. (Calcul) Une diode Zener de tension $ $U_Z=5.1\,\mathrm{V}$$ absorbe $ $I_Z=20\,\mathrm{mA}$$ en régulation. Pour $ $V_S=12\,\mathrm{V}$$ et $ $I_L=10\,\mathrm{mA}$$ ,...→
59
1. Expliquez le fonctionnement d’une diode PN et définissez la tension de seuil $ $V_{th}$$ . 2. Pour une diode silicium obéissant à $ $I=I_S\bigl(e^{V_D/V_T}-1\bigr)$$ avec $ $I_S=1.00\times10^{-12}\,\mathrm{A}$$ et $ $V_T=25.0\,\mathrm{mV}$$ , calculez $ $V_D$$ pour $ $I=1.00\,\mathrm{mA}$$ . 3. Dans un pont redresseur en pleine onde alimentant une charge $ $R=1.00\,\mathrm{k\Omega}$$ depuis une source sinusoïdale efficace $ $V_{rms}=10.0\,\mathrm{V}$$ , calculez la tension continue moyenne en charge. 4. Pour une diode Zener de tension de Zener $ $V_Z=5.10\,\mathrm{V}$$ à $ $I_Z=20.0\,\mathrm{mA}$$ , dimensionnez la résistance de polarisation $ $R_p$$ pour une source $ $V_S=12.0\,\mathrm{V}$$ . 5. Analysez un circuit série...→
60
1. Expliquez le principe de fonctionnement d’un transistor bipolaire NPN en polarisation active. 2. Dans un montage de polarisation fixe, on souhaite $ $I_C=2.00\,\mathrm{mA}$$ avec $ $\beta=100$$ et $ $V_{CC}=12.0\,\mathrm{V}$$ ; calculez $ $R_B$$ et $ $R_C$$ si $ $V_{BE}=0.7\,\mathrm{V}$$ et $ $V_{CE}=6.0\,\mathrm{V}$$ . 3. Pour un amplificateur commun émetteur, $ $R_C=4.70\,\mathrm{k\Omega}$$ , $ $R_E=1.00\,\mathrm{k\Omega}$$ et $ $\beta=100$$ ; calculez le gain en tension approximatif $ $A_v$$ . 4. Calculez la résistance d’entrée $ $r_{in}\approx r_\pi+\beta R_E$$ et la résistance de sortie regardant dans $ $R_C$$ . 5. Déterminez le courant de base minimal pour mettre le transistor en saturation avec $ $I_C=10.0\,\mathrm{mA}$$...→
61
1. Expliquez le modèle d’amplificateur opérationnel idéal et ses caractéristiques. 2. Concevez un amplificateur inverseur avec $ $R_1=10.0\,\mathrm{k\Omega}$$ et $ $R_f=100\,\mathrm{k\Omega}$$ ; calculez le gain en tension et la sortie $ $V_{out}$$ pour $ $V_{in}=0.500\,\mathrm{V}$$ . 3. Pour un amplificateur non-inverseur avec $ $R_1=5.00\,\mathrm{k\Omega}$$ et $ $R_2=20.0\,\mathrm{k\Omega}$$ , calculez le gain et l’entrée nécessaire pour obtenir $ $V_{out}=10.0\,\mathrm{V}$$ . 4. Dans un sommateur à trois entrées $ $V_{in1},V_{in2},V_{in3}$$ avec tous les résistances à $ $10.0\,\mathrm{k\Omega}$$ et $ $R_f=10.0\,\mathrm{k\Omega}$$ , écrivez l’expression de $ $V_{out}$$ . 5. Concevez un filtre passe-bas du 1er ordre en configuration suiveur avec $ $R=10.0\,\mathrm{k\Omega}$$ et...→
62
2. Un filtre passe-bas RC comporte $ $R=1.00\,\mathrm{k\Omega}$$ et $ $C=100.0\,\mathrm{nF}$$ . Calculez : (a) la fonction de transfert $ $H(j\omega)=\frac{V_{out}}{V_{in}}$$ , (b) le module de $ $H$$ à $ $f=1.00\,\mathrm{kHz}$$ , (c) la fréquence de coupure $ $f_{c}$$ . 3. Un circuit série RLC a $ $R=100\,\mathrm{\Omega},\ L=50.0\,\mathrm{mH},\ C=10.0\,\mathrm{\mu F}$$ . À $ $f=500\,\mathrm{Hz}$$ , déterminez l’impédance d’entrée $ $Z=R+j(\omega L-1/\omega C)$$ et son module. 4. Un circuit RL ($ $R=100\,\mathrm{\Omega},\ L=20.0\,\mathrm{mH}$$ ) est soumis à un échelon de tension $ $V_{s}=10.0\,\mathrm{V}$$ . Calculez l’expression de $ $i(t)$$ et la constante de temps $ $\tau$$ . 5. Deux quadripôles en série: $ $Z_{1}=50+j\omega0.01\,\mathrm{H}$$ et $ $Z_{2}=100- j\tfrac{1}{\omega0.00005\,\mathrm{F}}$$...→
63
2. Dans un montage émetteur commun, on a $ $V_{CC}=12.0\,\mathrm{V},\ R_{1}=100\,\mathrm{k\Omega},\ R_{2}=20.0\,\mathrm{k\Omega},\ R_{C}=2.00\,\mathrm{k\Omega},\ R_{E}=1.00\,\mathrm{k\Omega},\ \beta=100,\ V_{BE}=0.7\,\mathrm{V}$$ . Calculez $ $I_{B},\ I_{C},\ V_{E},\ V_{C},\ V_{CE}$$ . 3. Calculez le gain en tension approximatif $ $A_{v}\approx-\frac{R_{C}}{r_{e}}$$ en supposant $ $r_{e}=\tfrac{26\times10^{-3}}{I_{E}}$$ . 4. Déterminez l’impédance d’entrée $ $Z_{in}\approx\beta( r_{e}+(\beta+1)R_{E})$$ . 5. Estimez la fréquence de coupure haute dominée par la capacité de jonction base–émetteur $ $C_{\pi}=10\,\mathrm{pF}$$ et $ $r_{\pi}=\beta r_{e}$$ par $ $f_{H}\approx\tfrac{1}{2\pi r_{\pi}C_{\pi}}$$ .→
64
2. Pour un MOSFET, on a $ $k'=200\,\mu\mathrm{A\cdot V^{-2}},\ W/L=50,\ V_{th}=1.00\,\mathrm{V}$$ et $ $V_{GS}=3.00\,\mathrm{V}$$ . Calculez le courant de drain $ $I_{D}=\tfrac12k'(W/L)(V_{GS}-V_{th})^{2}$$ . 3. On ajoute une résistance de source $ $R_{S}=200\,\mathrm{\Omega}$$ et une polarisation de grille $ $V_{G}=5.00\,\mathrm{V}$$ . Déterminez le nouveau point de repos $ $I_{D},\ V_{GS}\text{eff}$$ . 4. Calculez le gain en tension approximatif d’un montage source commune sans résistance de charge, $ $A_{v}\approx- g_{m}R_{D}$$ avec $ $g_{m}=k'(W/L)(V_{GS}-V_{th})$$ et $ $R_{D}=2.00\,\mathrm{k\Omega}$$ . 5. Estimez la fréquence de coupure haute dominée par la capacité grille–drain $ $C_{gd}=5.00\,\mathrm{pF}$$ et $ $R_{D}$$ par $ $f_{H}\approx\frac{1}{2\pi R_{D}C_{gd}}$$ .→
65
1. Définissez le fonctionnement d’une diode PN en conduction directe et le rôle de la tension seuil. 2. Un redresseur en pont alimenté en $ $230\,\mathrm{V_{rms}}$$ délivre une résistance de charge $ $R_L=100\,\mathrm{\Omega}$$ . Calculez la tension continue moyenne $ $V_{dc}$$ , l’amplitude du ripple pour $ $C$$ de filtrage et dimensionnez $ $C$$ pour limiter le ripple à $ $5\,\mathrm{V_{pp}}$$ . 3. Une diode présente un courant de saturation inverse $ $I_S=10^{-12}\,\mathrm{A}$$ et un coefficient d’idéalité $ $n=1$$ . Calculez sa tension directe pour $ $I_D=10\,\mathrm{mA}$$ à $ $T=300\,\mathrm{K}$$ . 4. On utilise une diode Zener $ $V_Z=5.6\,\mathrm{V}$$ (courant...→
66
1. Définissez un quadripôle passif et comparez les paramètres Z, Y, ABCD et S. 2. Pour un réseau en pi avec $ $R_1=100\,\mathrm{\Omega}$$ en série et $ $C_1=C_2=100\,\mathrm{nF}$$ en dérivation, calculez aux $ $1\,\mathrm{kHz}$$ les impédances $ $Z_{11}, Z_{12}$$ . 3. Déterminez ensuite ses paramètres ABCD. 4. Calculez l’atténuation et le déphasage entre $ $V_{in}=10\,\mathrm{V_{rms}}$$ et $ $V_{out}$$ chargé par $ $R_L=1\,\mathrm{k\Omega}$$ . 5. Pour deux quadripôles identiques en cascade, obtenez la matrice ABCD globale et vérifiez-la par multiplication.→
67
1. Décrivez le fonctionnement d’un transistor bipolaire NPN en régime actif et définissez $ $\beta$$ et $ $r_{\pi}$$ . 2. Pour $ $I_C=2\,\mathrm{mA}$$ et $ $\beta=100$$ , calculez $ $I_B$$ , $ $I_E$$ et $ $r_{\pi}$$ si $ $V_T=25\,\mathrm{mV}$$ . 3. Dans un émetteur commun avec $ $R_B=200\,\mathrm{k\Omega}$$ , $ $R_C=4.7\,\mathrm{k\Omega}$$ et $ $V_{CC}=12\,\mathrm{V}$$ , déterminez $ $V_C$$ et $ $V_E$$ . 4. Calculez le gain en tension $ $A_v$$ et l’impédance d’entrée $ $Z_{in}$$ du montage, en négligeant $ $r_o$$ . 5. Pour $ $f=100\,\mathrm{kHz}$$ et $ $C=10\,\mathrm{nF}$$ , calculez la fréquence de coupure basse $ $f_L$$ en ne...→
68
1. Énoncez les caractéristiques d’un AOP idéal. 2. Pour un inverseur $ $R_{in}=10\,k\Omega$$ , $ $R_f=100\,k\Omega$$ , calculez $ $A_v$$ , $ $Z_{in}$$ et $ $Z_{out}$$ . 3. Dans un intégrateur $ $R=47\,k\Omega$$ , $ $C=100\,nF$$ , déterminez $ $\tau$$ et $ $H(s)$$ . 4. Pour un filtre passe-bande actif avec $ $R_1=10\,k\Omega$$ , $ $R_2=20\,k\Omega$$ , $ $C_1=C_2=10\,nF$$ , calculez $ $f_0$$ et $ $Q$$ . 5. $ $GBW=1\,MHz$$ , $ $A_v=100$$ , calculez $ $BW$$ .→
69
1. Conceptuel : Définissez la loi courant-tension d’une diode à jonction et caractérisez la tension de seuil. 2. Une diode suit l’équation de Shockley avec $ $I_{S}=10\,\mathrm{nA}$$ , $ $n=1$$ et $ $V_{T}=25\,\mathrm{mV}$$ . Calculez le courant $ $I_{D}$$ pour $ $V_{D}=0.7\,\mathrm{V}$$ . 3. Dans un redresseur demi-onde avec diode idéale, l’entrée est $ $V_{in}(t)=10\sin(\omega t)\,\mathrm{V}$$ . Calculez la tension moyenne $ $V_{out}$$ . 4. Une diode Zener de tension $ $V_{Z}=5.6\,\mathrm{V}$$ est utilisée en régulation, avec $ $V_{in}=12\,\mathrm{V}$$ , $ $R=330\,\mathrm{\Omega}$$ et une charge $ $I_{L}=10\,\mathrm{mA}$$ . Calculez le courant à travers la diode $ $I_{Z}$$ . 5. Un pont...→
70
1. Conceptuel : Définissez les paramètres Z et Y d’un quadripôle passif et donnez la relation entre eux. 2. Un filtre passe-bas RC a $ $R=1.0\,\mathrm{k\Omega}$$ et $ $C=100\,\mathrm{nF}$$ . Déterminez la fonction de transfert $ $H(j\omega)$$ et la fréquence de coupure $ $f_{c}$$ . 3. Un filtre passe-haut RL a $ $L=10\,\mathrm{mH}$$ et $ $R=100\,\mathrm{\Omega}$$ . Calculez $ $H(j\omega)$$ , $ $f_{c}$$ et l’amplitude de $ $H(j\omega)$$ pour $ $f=1\,\mathrm{kHz}$$ . 4. Un quadripôle en T est constitué de $ $Z_{1}=50\,\mathrm{\Omega}$$ en série, $ $Z_{2}=100\,\mathrm{\Omega}$$ en série et $ $Z_{3}=200\,\mathrm{\Omega}$$ en shunt (entre les deux nœuds). Calculez les paramètres...→
71
1. Conceptuel : Énoncez les zones de fonctionnement d’un BJT (coupure, actif, saturation) et définissez le gain de courant $ $\beta$$ . 2. Dans un montage collecteur commun, on a $ $R_{1}=50\,\mathrm{k\Omega}, R_{2}=10\,\mathrm{k\Omega}, R_{C}=2\,\mathrm{k\Omega}, R_{E}=1\,\mathrm{k\Omega}, V_{CC}=15\,\mathrm{V}, \beta=100$$ . Déterminez $ $I_{B}, I_{C}$$ et $ $V_{CE}$$ au point de repos. 3. Calculez l’impédance d’entrée $ $Z_{in}$$ et le gain en tension $ $A_{v}$$ d’un suiveur d’émetteur avec $ $R_{E}=1\,\mathrm{k\Omega}$$ , $ $\beta=100$$ , source interne $ $R_{S}=10\,\mathrm{k\Omega}$$ . 4. Concevez un amplificateur en émetteur commun pour obtenir un gain $ $A_{v}=-10$$ et un point de repos $ $I_{C}=2\,\mathrm{mA}, V_{CE}=6\,\mathrm{V}$$ sous $ $V_{CC}=12\,\mathrm{V}$$ . Calculez $ $R_{C}$$ et $ $R_{E}$$ ....→
72
1. Conceptuel : Comparez un MOSFET à un BJT et définissez la tension de seuil $ $V_{th}$$ . 2. Un MOSFET en saturation conduit $ $I_{D}=5\,\mathrm{mA}$$ pour $ $V_{GS}=4\,\mathrm{V}$$ et $ $V_{DS}=10\,\mathrm{V}$$ . En supposant $ $I_{D}=\tfrac12k_{n}(V_{GS}-V_{th})^{2}$$ avec $ $V_{th}=1\,\mathrm{V}$$ , calculez $ $k_{n}\, (\mathrm{A/V^{2}})$$ . 3. Concevez un amplificateur source commune sous $ $V_{CC}=12\,\mathrm{V}$$ pour $ $I_{D}=2\,\mathrm{mA}$$ et $ $V_{DS}=6\,\mathrm{V}$$ . Calculez $ $R_{D}$$ . 4. Calculez le gain en tension d’un suiveur de source pour $ $g_{m}=2\,\mathrm{mS}$$ et $ $R_{L}=10\,\mathrm{k\Omega}$$ . 5. Calculez la résistance de sortie $ $r_{o}$$ si $ $\lambda=0.02\,\mathrm{V^{-1}}$$ et $ $I_{D}=2\,\mathrm{mA}$$ .→
73
1. Conceptuel : Énoncez les principales caractéristiques d’un AOP idéal. 2. Un AOP en montage inverseur a $ $R_{in}=10\,\mathrm{k\Omega}$$ et $ $R_{f}=100\,\mathrm{k\Omega}$$ . Calculez le gain en tension $ $A_{v}$$ et l’impédance d’entrée $ $Z_{in}$$ . 3. Dans un montage non-inverseur avec $ $R_{1}=10\,\mathrm{k\Omega}$$ et $ $R_{2}=90\,\mathrm{k\Omega}$$ , calculez le gain $ $A_{v}$$ . 4. Un intégrateur utilise $ $R=10\,\mathrm{k\Omega}$$ et $ $C=100\,\mathrm{nF}$$ . Écrivez la fonction de transfert $ $H(j\omega)$$ et calculez l’amplitude de sortie pour $ $V_{in}(t)=1\sin(2\pi50t)\,\mathrm{V}$$ . 5. Un AOP a une tension d’offset $ $V_{io}=2\,\mathrm{mV}$$ . Dans un inverseur avec $ $R_{in}=10\,\mathrm{k\Omega}$$ et $ $R_{f}=100\,\mathrm{k\Omega}$$ ,...→
74
1. Expliquer le fonctionnement d’une diode à jonction PN, y compris la zone de déplétion et la loi d’idéalité. 2. Pour une diode à jonction dont le courant de saturation vaut $ $I_S=1.0\times10^{-12}\,\mathrm{A}$$ et le coefficient d’idéalité $ $n=1.0$$ , calculer le courant direct $ $I_D$$ pour $ $V_D=0.7\,\mathrm{V}$$ à la température ambiante. 3. Déterminer la résistance dynamique $ $r_d$$ de la même diode au point de polarisation précédent. 4. Dans un pont de Graetz alimenté en $ $230\,\mathrm{V_{rms}}$$ à $ $50\,\mathrm{Hz}$$ et chargé par une résistance $ $R=1.0\,\mathrm{k\Omega}$$ , calculer la tension moyenne de sortie $ $V_{dc}$$ . 5....→
75
1. Définir un quadripôle linéaire passif et présenter ses paramètres Z et Y. 2. Pour un quadripôle RC série d’impédance interne $ $Z_s=R+\tfrac{1}{j\omega C}$$ et impédance de charge $ $Z_L=1.0\,\mathrm{k\Omega}$$ , déterminer le paramètre $ $Z_{11}$$ à $ $\omega=1000\,\mathrm{rad\cdot s^{-1}}$$ , avec $ $R=100\,\mathrm{\Omega}$$ et $ $C=100\,\mathrm{nF}$$ . 3. En cascade de deux quadripôles identiques, calculer l’impédance d’entrée vue du premier port si le second est en charge purement résistive. 4. Pour une ligne coaxiale d’une longueur égale à un quart d’onde à $ $\omega=10^8\,\mathrm{rad\cdot s^{-1}}$$ et caractéristique $ $Z_0=50\,\mathrm{\Omega}$$ , déterminer l’impédance d’entrée si la charge est $ $Z_L=\infty$$ . 5. Concevoir...→
76
1. Expliquer les trois modes de fonctionnement d’un transistor bipolaire (coupure, active, saturation) et les conditions de polarisation associées. 2. Dans un montage émetteur commun avec $ $V_{CC}=12\,\mathrm{V}$$ , $ $R_C=2.2\,\mathrm{k\Omega}$$ , $ $R_B=100\,\mathrm{k\Omega}$$ et $ $\beta=100$$ , calculer le courant de collecteur $ $I_C$$ et la tension de collecteur $ $V_C$$ . 3. Déterminer la variation de gain en tension $ $A_v$$ si $ $r_e\approx\tfrac{26\,\mathrm{mV}}{I_E}$$ et $ $I_E\approx I_C$$ . 4. À partir du modèle petit signal, calculer la résistance d’entrée $ $r_{in}$$ vue par la source. 5. Pour un condensateur de découplage d’émetteur $ $C_E=10\,\mathrm{\mu F}$$ et une résistance d’émetteur...→
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1. Expliquer le principe de fonctionnement d’un MOSFET canal N et la formation du canal conducteur. 2. Pour un MOSFET à canal N avec $ $V_{th}=2.0\,\mathrm{V}$$ , $ $k'W/L=5\,\mathrm{mA/V^2}$$ , calculer le courant de drain $ $I_D$$ en régime linéaire pour $ $V_{GS}=4.0\,\mathrm{V}$$ et $ $V_{DS}=0.1\,\mathrm{V}$$ . 3. Déterminer le régime de conduction (linéaire ou saturation) si $ $V_{DS}=3.0\,\mathrm{V}$$ . 4. Calculer la transconductance $ $g_m$$ en saturation pour $ $V_{GS}=5.0\,\mathrm{V}$$ . 5. Dans un amplificateur source commune, déterminer le gain en tension approximatif $ $A_v=-g_m R_D$$ pour $ $R_D=1.0\,\mathrm{k\Omega}$$ .→
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1. Expliquer les caractéristiques clés d’un amplificateur opérationnel idéal (gain infini, impédance d’entrée infinie, impédance de sortie nulle). 2. Dans un montage inverseur avec $ $R_{in}=10\,\mathrm{k\Omega}$$ et $ $R_f=100\,\mathrm{k\Omega}$$ , calculer le gain en tension $ $A_v$$ et l’impédance d’entrée vue. 3. Pour un intégrateur à AOP avec $ $R=10\,\mathrm{k\Omega}$$ et $ $C=100\,\mathrm{nF}$$ , déterminer la fonction de transfert $ $H(j\omega)$$ et tracer son module asymptotique. 4. Dans un filtre passe-bas du premier ordre réalisé à l’aide d’un AOP, calculer la fréquence de coupure si $ $R=15\,\mathrm{k\Omega}$$ et $ $C=10\,\mathrm{nF}$$ . 5. Pour un summateur non inverseur à trois entrées...→
79
1. Expliquer le principe de fonctionnement d’une diode PN en direct et en inverse, en précisant le rôle de la zone de déplétion. 2. Un redresseur simple alternance utilise une diode idéale alimentée par une source sinusoïdale $ $v_s(t)=V_m\sin(\omega t)$$ avec $ $V_m=10\,\mathrm{V}$$ et $ $f=50\,\mathrm{Hz}$$ . Calculez la valeur moyenne $ $V_{DC}$$ de la tension de sortie sur une charge résistive. 3. Dans un pont en double alternance avec quatre diodes idéales, même source que Q2 et charge $ $R=1\,\mathrm{k\Omega}$$ , déterminez la tension efficace $ $V_{rms}$$ aux bornes de la charge. 4. Pour la même configuration Q3, calculez la...→
80
1. Définir un quadripôle passif et expliquer les conditions de réciprocité et de symétrie. 2. Un circuit RLC série a $ $R=100\,\mathrm{\Omega}$$ , $ $L=200\,\mathrm{mH}$$ et $ $C=1\,\mathrm{\mu F}$$ . Calculez l’impédance $ $Z(j\omega)$$ à $ $f=1\,\mathrm{kHz}$$ et déterminez le facteur de qualité $ $Q$$ . 3. Pour le même circuit Q2, déterminez la bande passante $ $\Delta f$$ autour de la résonance si $ $Q\gg1$$ . 4. Concevez un filtre passe-bas du deuxième ordre avec $ $f_c=1\,\mathrm{kHz}$$ et $ $Q=0.707$$ en utilisant un quadripôle RLC. Déterminez les valeurs de $ $R,L,C$$ . 5. Calculez l’atténuation en décibels à $ $f=2\,\mathrm{kHz}$$ pour...→
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1. Comparer les polarités et les régimes de conduction d’un transistor bipolaire NPN et d’un MOSFET canal N. 2. Pour un transistor NPN en régime linéaire, on a $ $\beta=100$$ , $ $V_T=25\,\mathrm{mV}$$ et $ $I_C=2\,\mathrm{mA}$$ . Calculez la résistance dynamique $ $r_e$$ et la résistance d’entrée de la base $ $r_{\pi}$$ . 3. Un MOSFET canal N a $ $k_n=5\,\mathrm{mA/V^2}$$ et $ $V_{TN}=2\,\mathrm{V}$$ . Déterminez le courant de drain $ $I_D$$ pour $ $V_{GS}=5\,\mathrm{V}$$ en régime de saturation. 4. Calculez la transconductance $ $g_m$$ du MOSFET Q3 et l’impédance d’entrée vue à la grille. 5. Analysez un montage ampli...→
82
1. Expliquer le fonctionnement d’un étage suiveur de tension à MOSFET et son utilité comme buffer. 2. Un MOSFET canal N en suiveur a $ $V_{GS(th)}=3\,\mathrm{V}$$ et $ $k_n=2\,\mathrm{mA/V^2}$$ . Déterminez la tension de sortie $ $V_O$$ si la tension d’entrée est $ $V_{in}=5\,\mathrm{V}$$ . 3. Calculez la résistance de sortie du suiveur et sa capacité d’entrée si $ $C_{gs}=5\,\mathrm{pF}$$ . 4. Un AOP idéal est monté en sommateur non inverseur avec trois résistances $ $R_1=10\,\mathrm{k\Omega}$$ , $ $R_2=20\,\mathrm{k\Omega}$$ et $ $R_f=30\,\mathrm{k\Omega}$$ . Calculez le gain en fonction des trois entrées. 5. Pour le même AOP Q4, déterminez la bande...→
83
1. Décrire les conditions d’oscillation d’un circuit à AOP (critère de Barkhausen) et l’importance de la boucle de rétroaction. 2. Un oscillateur à pont de Wien utilise un AOP idéal avec $ $R=10\,\mathrm{k\Omega}$$ et $ $C=10\,\mathrm{nF}$$ . Déterminez la fréquence d’oscillation $ $f_0$$ . 3. Calculez le gain minimal en boucle ouverte $ $A_{OL}$$ nécessaire pour démarrer l’oscillation. 4. Pour un amplificateur inverseur simple avec $ $R_{in}=1\,\mathrm{k\Omega}$$ et $ $R_f=10\,\mathrm{k\Omega}$$ , calculez la bande passante si $ $GBW=1\,\mathrm{MHz}$$ . 5. Analysez un AOP monté en filtre actif passe-haut du second ordre avec $ $f_c=1\,\mathrm{kHz}$$ et $ $Q=1\,. Déterminez les valeurs de $$ R$ $ et $$ C$ $ nécessaires....→
84
2. On souhaite réaliser une fonction combinatoire $ $F(A,B,C)=\overline{A}B+BC+AC$$ . Simplifiez cette expression et proposez un schéma composé uniquement de portes NAND. 3. Un additionneur binaire à demi-somme reçoit les bits $ $A=1$$ et $ $B=1$$ . Calculez : (a) la somme $ $S$$ , (b) la retenue $ $C_{out}$$ , (c) la table de vérité de cet additionneur. 4. On réalise un bascule D positive-edge-triggered dont le D est relié à la fonction $ $F=A\oplus B$$ . À l’instant d’horloge montant, quels seront les états Q pour les combinaisons $ $A=0,B=1$$ et $ $A=1,B=1$$ ? 5. Pour le circuit séquentiel...→
85
2. Concevez un multiplexeur 4 :1 piloté par $ $S_{1},S_{0}$$ dont les données sont $ $D_{0}=A, D_{1}=\overline{A}, D_{2}=B, D_{3}=\overline{B}$$ . Donnez la table de vérité et l’expression de sortie. 3. Un compteur synchrone modulo 5 est réalisé avec deux bascules JK. Détaillez la logique des entrées J et K pour chaque bascule. 4. On dispose d’une boucle à retard (shift register) de longueur 4 initialisée à 1000. À chaque impulsion d’horloge, le bit de droite entre à gauche. Donnez les états successifs pendant 6 pulsations. 5. Calculez la fréquence maximale d’horloge d’un circuit séquentiel dont la plus grande chaîne critique combinatoire requiert $ $t_{pd}=45\,\mathrm{ns}$$...→
86
2. Simplifiez graphiquement la fonction $ $F(A,B,C)=\Sigma(1,2,4,7)$$ à l’aide d’une carte de Karnaugh et donnez l’expression minimale. 3. Un registre à décalage parallèle–série de 4 bits charge à l’état 1011 puis défile à chaque impulsion d’horloge. Donnez la suite binaire émise sur la sortie série pendant 5 pas. 4. On construit un horlogeur en divisant par 3 un signal principal de 60 MHz via un compteur et une porte NAND. Expliquez le principe et calculez la fréquence de sortie. 5. Calculez le temps de montée pour un circuit combinatoire dont la chaîne critique comporte trois portes à retard unitaire $ $t_{p}=10\,\mathrm{ns}$$...→
87
2. Simplifiez la fonction $ $G(X,Y,Z)=\overline{X}Y+X\overline{Z}+YZ$$ en utilisant identités logiques. 3. On dispose d’un compteur Johnson à 4 états initialisé à 0000. Donnez les 8 premiers états successifs. 4. Un additionneur complet est implémenté sur deux niveaux de porte dont chaque porte a $ $t_{pd}=5\,\mathrm{ns}$$ . Calculez le retard total avant l’apparition de la somme pour une entrée de retenue erronée. 5. Concevez un ascenseur de priorité à 3 entrées $ $A,B,C$$ , décision sur fourchette de trafic. Présentez la table de vérité et le logigramme minimal.→
88
2. Simplifiez la fonction $ $H(P,Q,R,S)=PQ+PR+QS+\overline{P}S$$ à l’aide d’algèbre de Boole. 3. Un registre à décalage circulaire de 5 bits initialisé à 10010 est mis à jour par NOR de la sortie et de l’avant-dernière cellule. Donnez les 6 premiers états. 4. Calculez la période d’horloge minimale pour un pipeline combinatoire en 3 étages où chaque étage a $ $t_{pd}=20\,\mathrm{ns}$$ et les registres $ $t_{co}=3\,\mathrm{ns}$$ . 5. Concevez un détecteur de front montant universel (prend deux bits successifs X_{n-1},X_{n}) et génère 1 si front montant, 0 sinon. Présentez l’expression et le circuit minimal.→
89
1. (Conceptuel) Définir un hazard dans un circuit combinatoire (hazard statique 1, hazard statique 0 et hazard dynamique) et expliquer les techniques pour les éliminer. 2. On donne la fonction $ $F(A,B,C,D)=\sum m(1,2,5,6,9,10,13,14)$$ . Minimiser $ $F$$ à l’aide d’une carte de Karnaugh et fournir l’expression simplifiée. 3. Un circuit séquentiel synchrone est réalisé avec des portes NAND ($ $t_{pd}=10\,\mathrm{ns}$$ ) et des bascules D ($ $t_{pd}=20\,\mathrm{ns},\ t_{su}=5\,\mathrm{ns}$$ ). La logique combinatoire entre bascules présente un retard $ $t_{pd,comb}=30\,\mathrm{ns}$$ . Déterminer la période minimale $ $T_{min}$$ de l’horloge. 4. Concevoir un compteur synchrone modulo 6 à l’aide de bascules JK. Donner le...→
90
1. (Conceptuel) Expliquer le fonctionnement d’un multiplexeur 4:1 et son utilisation pour réaliser toute fonction combinatoire. 2. Concevoir un multiplexeur 16:1 en cascade de multiplexeurs 4:1. Détailler l’architecture et le nombre total de portes. 3. On souhaite implémenter la fonction $ $G(W,X,Y,Z)=WY+X\overline Z + \overline W Y Z$$ à l’aide d’un seul multiplexeur 8:1. Spécifier les entrées du MUX et les sélecteurs. 4. Pour l’architecture du Q2, calculer le retard d’un chemin depuis une entrée de données jusqu’à la sortie si chaque MUX 4:1 a $ $t_{pd}=15\,\mathrm{ns}$$ et les sélecteurs sont à l’entrée. 5. Définir un registre à décalage série-parallèle, en donner le schéma et expliquer...→
91
1. (Conceptuel) Définir un additionneur complet (full adder) et décrire ses entrées-sorties. 2. Écrire les expressions de somme $ $S$$ et de retenue $ $C_{out}$$ d’un full adder en fonction de $ $A,B,C_{in}$$ . 3. Pour un additionneur à 4 bits en série (ripple-carry), chaque full adder a $ $t_{pd,S}=10\,\mathrm{ns}$$ et $ $t_{pd,C}=15\,\mathrm{ns}$$ . Calculer le retard total pour la retenue et pour la somme du bit MSB. 4. Concevoir un additionneur 4 bits à propagation anticipée de retenue (CLA) : donner les équations de génération $ $G_i$$ et propagation $ $P_i$$ et en déduire la formule de $ $C_4$$ ....→
92
1. (Conceptuel) Définir un détecteur de séquence séquentiel (automate de Moore) et distinguer Moore et Mealy. 2. Concevoir un détecteur de la séquence '1011' sur un flux binaire, avec reconnaissance chevauchante autorisée. Fournir le diagramme d’états et la table de transition. 3. Implémenter l’automate du Q2 avec des bascules D : donner les équations de tirage des D en fonction des états actuels et de l’entrée. 4. Calculer la période minimale d’horloge pour cet automate si chaque porte combinatoire a $ $t_{pd}=12\,\mathrm{ns}$$ et chaque bascule D a $ $t_{pd}=18\,\mathrm{ns},\ t_{su}=6\,\mathrm{ns}$$ . 5. Pour la sortie de l’automate du Q2, préciser si...→
93
1. (Conceptuel) Définir l’effet metastable dans une bascule D et décrire les conditions de non-fonctionnement. 2. Pour un réseau asynchrone, expliquer la différence entre temps de contamination $ $t_{cd}$$ et temps de propagation $ $t_{pd}$$ d’une porte logique. 3. Dans un pipeline à 3 étages, chaque étage a $ $t_{pd}=20\,\mathrm{ns},\ t_{cd}=5\,\mathrm{ns}$$ et chaque registre a $ $t_{pd}=15\,\mathrm{ns},\ t_{su}=10\,\mathrm{ns}$$ . Déterminer la fréquence maximale du pipeline. 4. Concevoir un registre à décalage à activation asynchrone de données (latch transparent : level-sensitive). Donner le schéma et discuter les risques de timing. 5. Évaluer le chemin critique et le chemin de contamination pour un additionneur...→
94
1. Expliquer la différence entre une fonction combinatoire et un circuit séquentiel, en précisant le rôle de la mémoire dans un circuit séquentiel. 2. Concevoir un additionneur binaire 4 bits sans retenue en logigue combinatoire. Donnez l’expression de chaque bit de somme S_i en fonction des entrées A_i et B_i. 3. On dispose d’un registre à décalage série-parallèle de 8 bits cadencé par une horloge à 10 MHz. Calculez le temps nécessaire pour charger entièrement 8 bits en entrée série. 4. Un compteur synchrone modulo 10 est réalisé avec des bascules D. Déterminez l’expression des entrées D_i en fonction des...→
95
1. Décrire le fonctionnement d’un multiplexeur 8 vers 1 en logique combinatoire et expliquer comment il peut être utilisé dans un circuit séquentiel. 2. Pour un multiplexeur 8 vers 1, donnez l’expression de la sortie Y en fonction des entrées D0…D7 et des sélecteurs S2,S1,S0. 3. Un registre à décalage parallèle-série 8 bits est chargé en parallèle, puis il détermine la durée d’activation d’une LED en fonction de chaque bit. Si l’horloge est à 5 MHz, calculez la largeur d’impulsion pour un bit chargé à 1. 4. Un déclencheur JK est implémenté avec une bascule D. Donnez l’expression de D...→
96
1. Expliquer la différence entre une machine de Mealy et une machine de Moore. 2. Donnez l’expression des sorties Z_i d’une machine de Mealy qui détecte la séquence 1101, en fonction de l’état courant et de l’entrée X. 3. Un compteur Johnson à 4 bits génère une séquence de 8 états. Calculez la logique de retour pour la bascule d’indice 3 en fonction des Q_i. 4. Un registre à décalage circulaire 8 bits est cadencé à 12 MHz. Déterminez la fréquence à laquelle chaque bit revient en position initiale. 5. Une machine séquentielle synchrone utilise trois étages de bascules D...→
97
1. Décrire le principe de fonctionnement d’un codeur priorité en logique combinatoire. 2. Pour un codeur priorité 8 vers 3, donnez l’expression des sorties B2,B1,B0 en fonction des entrées D7…D0. 3. On utilise un filtre séquentiel à bascule D pour retarder un signal de deux cycles d’horloge. Déterminez la logique nécessaire et le comportement temporel si l’horloge est à 20 MHz. 4. Un registre à décalage auto-alimenté (feedback) génère une suite pseudo-aléatoire de longueur maximale. Calculez la période de répétition pour un registre de 5 bits. 5. Une machine globale combine un additionneur 4 bits avec un accumulateur séquentiel. Déterminez...→
98
1. Expliquer la méthode de réduction de Karnaugh pour simplifier une fonction logique combinatoire. 2. Simplifiez la fonction F(A,B,C,D)=Σ(1,3,7,11,15) en utilisant un circuit combinatoire optimisé. 3. Un bascule D synchronisée à 25 MHz implémente un diviseur de fréquence par 4 en cascade. Calculez la fréquence de sortie et le temps de montée minimal si le délai de propagation est de 6 ns. 4. Un compteur BCD à 4 bits doit se synchroniser avec un signal externe. Déterminez la logique pour forcer le compteur à revenir à 0 après 9. 5. Un registre à décalage sériel parallèle 16 bits est chargé...→
99
1. Expliquer le principe de l’algèbre de Boole et donner les lois de Morgan. 2. Simplifier par la méthode de Karnaugh la fonction $ $F(A,B,C,D)=\sum m(0,2,3,5,7,8,10,11,13,15)$$ . 3. Détecter et éliminer les risques de hazards statiques dans la réalisation de $ $F$$ simplifiée. 4. Concevoir un additionneur complet (full-adder) à l’aide de portes NAND et NOR et donner son schéma logique. 5. Implémenter la fonction multiplexeur 4:1 $ $Y=AB' C + A'BD$$ avec un seul décodeur 2→4 et des portes OU.→
100
1. Expliquer la différence entre une bascule RS et une bascule D. 2. Écrire les tables de vérité et les équations d’excitation pour une bascule JK. 3. Concevoir un compteur binaire modulo-6 synchrone à deux bascules JK et donner son diagramme d’états. 4. Déterminer les équations d’excitation J et K pour chaque bascule du compteur modulo-6. 5. Calculer la fréquence maximale de comptage si le temps de propagation d’une bascule JK est $ $t_{pd}=20\,\mathrm{ns}$$ et le temps de prise en compte d’horloge $ $t_{su}=10\,\mathrm{ns}$$ .→
101
1. Décrire les architectures Moore et Mealy et comparer leurs avantages. 2. Concevoir un détecteur de séquence 1011 sur un flux binaire d’entrée, réaliser le diagramme de Mealy. 3. Transformer ce diagramme en architecture Moore, indiquer le nombre d’états ajouté. 4. Dresser les tables d’excitation pour des bascules D implémentant l’automate Moore. 5. Calculer le débit binaire maximal si chaque bascule D a un temps de prise en compte $ $t_{su}=12\,\mathrm{ns}$$ et un temps de propagation $ $t_{pd}=18\,\mathrm{ns}$$ .→
102
1. Expliquer le concept de temporisation et de monostable en logique séquentielle. 2. Concevoir un monostable à bascule D déclenché sur flanc montant d’horloge et produisant un pulse de largeur $ $T=5\,\mathrm{µs}$$ avec $ $f_{clk}=1\,\mathrm{MHz}$$ , calculer le nombre de cycles. 3. Réaliser ce monostable avec un registre à décalage et un compteur, donner le schéma. 4. Déterminer la contrainte de temps mort (dead time) si le temps de propagation total est $ $t_{pd}=150\,\mathrm{ns}$$ . 5. Estimer la durée minimale de l’impulsion générée en tenant compte de l’incertitude de setup $ $t_{su}=20\,\mathrm{ns}$$ .→
103
1. Conceptuel : Définissez l’axiome d’absorption et expliquez son intérêt dans la simplification des expressions booléennes. 2. Simplifiez la fonction $ $F(A,B,C,D)=\sum m(1,3,7,11,15)$$ à l’aide d’une carte de Karnaugh 4 variables. 3. Identifiez et éliminez les dangers statiques de la fonction simplifiée de la question 2. 4. Implémentez la fonction F à l’aide de portes NAND uniquement et fournissez le schéma logique. 5. Calculez le retard de propagation total si chaque porte NAND a $ $t_{cd}=2\,\mathrm{ns}$$ et $ $t_{pd}=5\,\mathrm{ns}$$ pour un chemin critique de 3 portes en série.→
104
1. Conceptuel : Comparez compteurs asynchrones et synchrones en termes de propagation de l’horloge et de fréquence maximale. 2. Concevez un compteur synchrone modulo 6 (états 0→1→2→3→4→5→0) à l’aide de deux bascules JK : établissez la table d’états (Q1Q0), les équations JK et dessinez le schéma. 3. Calculez la fréquence de sortie Q0 d’un compteur modulo 6 alimenté par une horloge de $ $f_{clk}=1.00\,\mathrm{MHz}$$ . 4. Déterminez la période minimale d’horloge $ $T_{clk,min}$$ pour le compteur de la question 2 si chaque bascule JK a $ $t_{pd}=8\,\mathrm{ns}$$ , $ $t_{setup}=2\,\mathrm{ns}$$ et la logique de génération a $ $t_{comb}=5\,\mathrm{ns}$$ . 5....→
105
1. Conceptuel : Différenciez une machine de Mealy d’une machine de Moore et citez un avantage de chacune. 2. Donnez le diagramme d’états et la table d’états de la machine de Mealy détecteur de la séquence « 101 » (sortie à 1 sur dernier « 1 »). 3. Convertissez la machine de la question 2 en machine de Moore et indiquez les états supplémentaires créés. 4. Implémentez la machine de Moore avec des bascules D : écrivez les équations D pour chaque bascule et fournissez le schéma. 5. Calculez la période minimale d’horloge $ $T_{clk,min}$$ si chaque bascule D a...→
106
1. Conceptuel : Définissez un hazard dynamique et comparez-le avec un hazard statique. 2. Simplifiez la fonction $ $H(A,B,C)=\sum m(1,2,5,6)+d(3,7)$$ à l’aide d’une carte de Karnaugh 3 variables. 3. Détectez les hazards dynamiques de la fonction simplifiée et ajoutez les termes de consensus pour les éliminer. 4. Implémentez la fonction corrigée avec des portes NOR uniquement. 5. Calculez le retard de propagation total pour un chemin critique de 3 portes NOR si $ $t_{pd}=7\,\mathrm{ns}$$ .→

Systèmes de numération et Codage de l’information (86 Exercices)

Circuits combinatoires transcodeurs (89 Exercices)

Circuits combinatoires aiguilleur (82 Exercices)

Circuits combinatoires de comparaison (14 Exercices)

Circuits combinatoires de comparaison (70 Exercices)

55
Sur une carte de Karnaugh 4 variables, identifier le plus grand regroupement pour $ $I=I_3+E_3I_2+E_3E_2I_1+E_3E_2E_1I_0$$ .→

56
Pour $ $S=S_3+E_3S_2+E_3E_2S_1+E_3E_2E_1S_0$$ , combien de portes OR 2‐entrées faut-il pour la réalisation optimale ?→

57
Quel est le nombre minimal d’entrées pour la porte AND qui implémente l’égalité de n bits (sans cascade) ?→

58
Dans un comparateur n bits en cascade, quelle sortie doit-on surveiller pour savoir si A≥B ?→

59
Pour un comparateur 1 bit, calculez S (A > B), E (A = B) et I (A < B) pour A=1 et B=0.→

60
Pour deux nombres 4 bits A=1010 et B=1001, calculez les sorties S, E et I d’un comparateur 4 bits implementé par cascade de comparateurs 1 bit.→

61
Déterminez le retard total d’un comparateur 1 bit si AND=2 ns, OR=3 ns et NOT=1 ns.→

62
Pour un comparateur 3 bits en cascade, dérivez l’expression de S finale (A > B) en fonction de S_i, E_i, et du bit suivant.→

63
Dérivez l’expression de I finale (A < B) pour le même comparateur 3 bits en cascade.→

64
Calculez les sorties S, E, I pour A=010 et B=011 dans un comparateur 3 bits en cascade.→

65
Pour un comparateur magnitude 2 bits, simplifiez S (A > B) à partir de la table de Karnaugh.→

66
Comptez le nombre de portes AND et OR pour le comparateur 2 bits exprimé par S=A1B1̅+A1A0B0̅.→

67
Pour un comparateur de magnitude 4 bits, calculez la complexité gate-level si chaque A>B et A→

68
Implémentez l’égalité de deux nombres 3 bits avec un seul comparateur 7485 et calculez son délai si chaque porte de l’IC=4 ns.→

69
Concevez un comparateur de magnitude 2 bits en utilisant un soustracteur et déterminez le bit de signe pour A=10 et B=01 (A−B).→

70
Déterminez l’expression de l’égalité E pour deux nombres 2 bits utilisant les portes XNOR et AND.→

Les bascules (55 Exercices)

1
Exercice 2 : Générateur d'impulsions avec bascule D maître-esclave Un système de temporisation utilise une bascule D maître-esclave pour générer des impulsions carrées de largeur contrôlée. Question 1 : Une bascule D maître-esclave reçoit une horloge de fréquence $f = 2\,\text{MHz}$ et un signal d'entrée D qui alterne entre les états 0 et 1 avec une période de $T_D = 500\,\text{ns}$ . Calculer le rapport cyclique du signal de sortie Q et déterminer la fréquence de sortie. Question 2 : On ajoute une sortie inversée $\overline{Q}$ et on utilise une logique combinatoire pour créer une impulsion de largeur $\Delta t = 100\,\text{ns}$ . Calculer le nombre de...→

2
Exercice 3 : Compteur asynchrone avec bascule T On réalise un compteur binaire asynchrone $\text{modulo-16}$ à l'aide de bascules T (basculement). Question 1 : Calculer le nombre de bascules T nécessaires pour un compteur modulo-16. Déterminer les fréquences à chaque sortie en cascade lorsque l'entrée d'horloge est $f = 4\,\text{MHz}$ , et établir la table de compte. Question 2 : On ajoute une logique de réinitialisation (RESET). Calculer le nombre d'impulsions d'horloge nécessaires pour que le compteur effectue un cycle complet et revienne à zéro. Déterminer également le rapport entre la fréquence d'entrée et la fréquence de sortie finale. Question 3 :...→

3
Exercice 5 : Bascule D et détection de fronts Un système de détection utilise une bascule D pour capturer des signaux rapides et une cascade de bascules D pour détecter les fronts montants. Question 1 : Un signal d'entrée D varie à une fréquence $f_D = 10\,\text{MHz}$ . Une bascule D est cadencée par une horloge $f_{CLK} = 50\,\text{MHz}$ . Déterminer le nombre minimum de bits d'adresse nécessaires pour capturer tous les changements de D, et calculer la période du signal échantillonné en sortie Q. Question 2 : On cascades trois bascules D (détecteur de front montant) pour éviter la métastabilité. L'entrée D subit...→

4
Exercice 1 : Analyse d'une bascule RS asynchrone et calcul de délai de propagation Une bascule RS asynchrone utilise deux portes NOR avec un temps de propagation $t_p = 12\,\text{ns}$ . On applique un signal S = 1 à $t = 0\,\text{ns}$ et R = 1 à $t = 5\,\text{ns}$ , en partant d'un état initial où $Q = 0$ et $\overline{Q} = 1$ . Question 1 : Calculer le temps de stabilisation du signal de sortie Q après l'application de S = 1, en tenant compte du temps de propagation de la porte NOR. Question 2 : Déterminer la durée pendant laquelle la bascule reste dans l'état actif (S...→

5
Exercice 2 : Bascule D maître-esclave avec fréquence d'horloge Une bascule D maître-esclave fonctionne avec une fréquence d'horloge $f_{clk} = 100\,\text{MHz}$ . Le temps de setup (mise en place) est $t_{setup} = 5\,\text{ns}$ , le temps de hold (maintien) est $t_{hold} = 3\,\text{ns}$ , et le temps de propagation de la bascule est $t_p = 8\,\text{ns}$ . On applique une donnée D qui bascule à chaque cycle d'horloge. Question 1 : Calculer la période d'horloge $T_{clk}$ et déterminer si le setup et le hold sont respectés. Question 2 : Calculer le délai de propagation maximum depuis l'entrée D jusqu'à la sortie Q de l'étage esclave. Question 3 :...→

6
Exercice 3 : Diviseur de fréquence par bascules T en cascade Un système de diviseur de fréquence utilise trois bascules T connectées en cascade (sortie de chaque bascule commande l'horloge de la suivante). La fréquence d'entrée est $f_{in} = 8\,\text{MHz}$ . Chaque bascule T a un temps de propagation $t_p = 6\,\text{ns}$ et chaque sortie est stable après $t_{stab} = 10\,\text{ns}$ . Question 1 : Calculer la fréquence de sortie de chaque étage (après chaque bascule T). Question 2 : Déterminer le délai de propagation total à travers les trois étages en cascade et calculer le décalage temporel (skew) entre les sorties. Question 3 : Calculer...→

7
Exercice 4 : Bascule JK et analyse d'oscillation (oscillateur à bascules) Un oscillateur à bascules JK fonctionne avec les deux entrées J et K toujours à 1. Le temps de propagation de la bascule est $t_p = 7\,\text{ns}$ . On suppose que la bascule est alimentée en continu et qu'il n'y a pas de signal d'horloge externe (mode libre). Question 1 : Calculer la période d'oscillation $T_{osc}$ et la fréquence d'oscillation $f_{osc}$ . Question 2 : Si deux bascules JK identiques sont mises en cascade avec une liaison de rétroaction croisée (sortie Q de la première vers l'entrée J de la deuxième),...→

8
Exercice 5 : Générateur d'impulsions avec bascules et calcul de rapport cyclique Un générateur d'impulsions utilise une bascule RST pour créer des impulsions de largeur variable. L'horloge d'entrée a une fréquence $f = 10\,\text{MHz}$ , le temps de propagation de la bascule RST est $t_p = 8\,\text{ns}$ , et on désire générer une impulsion de largeur $\tau = 60\,\text{ns}$ . Question 1 : Calculer la période d'horloge et déterminer le nombre de cycles d'horloge nécessaires pour créer une impulsion de largeur 60 ns. Question 2 : Si le signal de set (S) est appliqué au cycle 0 et le signal de reset (R) au cycle 6,...→

9
Exercice 1 : Bascule RS asynchrone et combinaison logique Un système de contrôle utilise une bascule RS (Reset-Set) asynchrone pour gérer l'état d'une pompe. Les signaux de commande sont générés par deux capteurs : un capteur de niveau haut (S) et un capteur de niveau bas (R). La bascule doit mémoriser l'état et maintenir la pompe allumée jusqu'à ce que le niveau descende. Question 1 : Une bascule RS reçoit une séquence d'impulsions. Sachant que l'état initial de la bascule est $Q = 0$ et $\overline{Q} = 1$ , appliquer la séquence suivante et déterminer l'état final : $R = 0, S = 0$ pendant $t_1 = 50\,\text{ns}$ , puis $R = 0, S = 1$...→

10
Exercice 2 : Bascule D et diviseur de fréquence Une bascule D est utilisée dans un circuit de division de fréquence. L'horloge d'entrée a une fréquence $f_{in} = 100\,\text{MHz}$ . On configure une chaîne de 4 bascules D montées en cascade, où la sortie $Q$ de chaque bascule alimente l'horloge de la bascule suivante. Chaque bascule D a un temps d'établissement (setup time) $t_{setup} = 3\,\text{ns}$ et un temps de rétention (hold time) $t_{hold} = 2\,\text{ns}$ . Question 1 : Calculer la fréquence de sortie $f_{out}$ après les 4 étages de division, puis déterminer la période de sortie $T_{out}$ correspondante. Question 2 : Pour chaque bascule...→

11
Exercice 3 : Bascule JK maître-esclave et compteur asynchrone Un compteur asynchrone modulo 10 (0-9) est réalisé avec des bascules JK maître-esclave. Chaque bascule a un délai de propagation $\tau_p = 5\,\text{ns}$ et reçoit un signal d'horloge avec une fréquence $f_{clk} = 50\,\text{MHz}$ . Le temps de setup requis est $t_{setup} = 2\,\text{ns}$ et le temps de hold est $t_{hold} = 1{,}5\,\text{ns}$ . Question 1 : Calculer la vitesse maximale du compteur en considérant que le délai total cumulatif ne doit pas dépasser la moitié de la période d'horloge. Déterminer combien de bascules JK peuvent être utilisées en cascade. Question 2 : Pour le compteur modulo 10, calculer...→

12
Exercice 4 : Bascule T et générateur de train d'impulsions Un générateur de train d'impulsions utilise une chaîne de bascules T montées en configuration de diviseur de fréquence progressif. La fréquence d'entrée est $f_{in} = 32\,\text{MHz}$ et l'on souhaite générer une sortie à $f_{out} = 1\,\text{MHz}$ . La bascule T a un délai de propagation $\tau_p = 3\,\text{ns}$ . Question 1 : Calculer le nombre de bascules T nécessaires pour diviser la fréquence de 32 MHz à 1 MHz. Déterminer le facteur de division total et vérifier que $f_{out} = \frac{f_{in}}{2^n}$ . Question 2 : En mode de comptage, calculer la largeur d'impulsion $w$ de la sortie finale...→

13
Exercice 5 : Bascule RST et gestion d'erreurs métastables Un système de sauvegarde utilise une bascule RST (Reset-Set-Toggle) pour synchroniser deux domaines d'horloge différents. Le domaine rapide fonctionne à $f_1 = 200\,\text{MHz}$ et le domaine lent à $f_2 = 50\,\text{MHz}$ . La bascule RST a un délai de propagation $\tau_p = 4\,\text{ns}$ et est sujette aux phénomènes de métastabilité. Question 1 : Calculer la période de chaque domaine d'horloge et déterminer le ratio de fréquences $r = \frac{f_1}{f_2}$ . En cas de métastabilité, calculer le temps de stabilisation maximal $t_{stab,max}$ pour garantir une synchronisation correcte entre les deux domaines. Question 2 : Pour éviter les métastabilités, on insère...→

14
Exercice 1 : Bascule RS asynchrone et analyse de ses états. Un circuit utilisant une bascule RS asynchrone (Reset-Set) doit contrôler l'état de deux LED. La bascule a deux entrées : $S$ (Set) et $R$ (Reset). On applique une séquence de signaux telle que : à $t=0~\mu s$ , $S=1, R=0$ ; à $t=1~\mu s$ , $S=0, R=0$ ; à $t=2~\mu s$ , $S=0, R=1$ ; à $t=3~\mu s$ , $S=0, R=0$ . La bascule démarre à l'état initial $Q=0$ . 1. Déterminez l'état de sortie $Q$ à chaque instant de temps pour la séquence donnée. 2. Calculez la durée totale pendant laquelle $Q=1$ . 3. Identifiez l'état...→

15
Exercice 2 : Bascule D et transfert de données synchrone. Un système de traitement de données utilise une bascule D (Data) pour mémoriser des valeurs binaires. La bascule D a une entrée de donnée $D$ , une entrée d'horloge $CLK$ , et une sortie $Q$ . On applique une séquence d'impulsions d'horloge avec les données suivantes : à la 1ère impulsion $CLK_1$ , $D=1$ ; à la 2ème impulsion $CLK_2$ , $D=0$ ; à la 3ème impulsion $CLK_3$ , $D=1$ ; à la 4ème impulsion $CLK_4$ , $D=1$ . La bascule démarre à l'état $Q_0=0$ . 1. Tracez les états...→

16
Exercice 3 : Bascule JK et table de vérité appliquée. Une bascule JK (Jack-Kilby) possède deux entrées de commande $J$ et $K$ , et une entrée d'horloge $CLK$ . La table de vérité de la bascule JK est : si $J=0, K=0$ alors mémoire ; si $J=1, K=0$ alors $Q=1$ ; si $J=0, K=1$ alors $Q=0$ ; si $J=1, K=1$ alors basculement. On applique une séquence : $CLK_1$ avec $J=1, K=0$ ; $CLK_2$ avec $J=1, K=1$ ; $CLK_3$ avec $J=1, K=1$ ; $CLK_4$ avec $J=0, K=1$ . État initial : $Q_0=0$ . 1. Déterminez l'état de Q après chaque impulsion d'horloge. 2. Calculez la fréquence de basculement si...→

17
Exercice 4 : Diviseur de fréquence par n utilisant des bascules T. Un diviseur de fréquence par 8 doit être construit en utilisant des bascules T (Toggle). Une bascule T bascule à chaque impulsion d'horloge lorsque $T=1$ . Pour réaliser un diviseur par $2^3 = 8$ , on met en cascade 3 bascules T. La fréquence d'entrée est $f_{in} = 800~kHz$ . On désire connaître la fréquence de sortie et le nombre d'impulsions d'horloge nécessaires pour que la sortie complète un cycle complet. 1. Calculez la fréquence de sortie après les trois étages de division. 2. Déterminez la période de la sortie de chaque...→

18
Exercice 5 : Générateur d'impulsions utilisant une bascule RST et analyse temporelle. Un générateur d'impulsions utilise une bascule RST (Reset-Set-Toggle) pour générer des signaux de commande. La bascule a trois entrées : $R$ (Reset), $S$ (Set), et $T$ (Toggle). On applique une séquence où : à $t_0$ , $R=0, S=1, T=0$ ; à $t_1 = 10~ns$ , $R=0, S=0, T=1$ ; à $t_2 = 25~ns$ , $R=0, S=0, T=0$ ; à $t_3 = 35~ns$ , $R=1, S=0, T=0$ . État initial : $Q_0=0$ . On désire calculer les variations temporelles et la durée totale de chaque état. 1. Tracez l'évolution chronologique de Q et déterminez tous les états intermédiaires. 2. Calculez la durée pendant...→

19
Une bascule D est pilotée à $ $f_{clk} = 100\,\mathrm{MHz}$$ avec une capacité de commutation $ $C_{clk} = 10\,\mathrm{fF}$$ et une tension $ $V_{dd} = 1.2\,\mathrm{V}$$ . Calculer la puissance dynamique $ $P_{dyn}$$ .→

20
Une bascule D présente $ $t_{plh} = 2.5\,\mathrm{ns}$$ , $ $t_{phl} = 3\,\mathrm{ns}$$ , $ $t_{slh} = 0.7\,\mathrm{ns}$$ et $ $t_{shl} = 0.5\,\mathrm{ns}$$ . Calculer $ $t_{pd}$$ et $ $t_{cd}$$ .→

21
Combien de bascules D sont nécessaires pour représenter un automate à $ $20$$ états ?→

22
Combien de bascules D sont nécessaires pour représenter un automate à $ $100$$ états ?→

23
Avec $ $t_{cd} = 0.3\,\mathrm{ns}$$ , $ $t_{skew} = 0.1\,\mathrm{ns}$$ et $ $t_{h} = 0.5\,\mathrm{ns}$$ , vérifier si la contrainte hold est respectée.→

24
Chaque bascule D edge-triggered est construite à partir de deux latches D passifs. Combien de latches sont nécessaires pour implémenter 16 bascules D ?→

25
Pour la bascule RS asynchrone, on donne la table de vérité suivante : RS→ 00 01 10 11. Quels sont respectivement les états Q⁺ ? Compléter la table de vérité.→

26
Pour une bascule JK synchronisée, l’équation caractéristique est $ $Q^+ = J\overline{Q} + \overline{K}Q$$ . Si $ $J=1$$ et $ $K=0$$ et $ $Q=0$$ , trouver $ $Q^+$$ .→

27
Une bascule D possède un retard de propagation $ $t_{pd}=20\,\mathrm{ns}$$ et un temps de mise en place $ $t_{su}=5\,\mathrm{ns}$$ . Quelle est la fréquence maximale $ $f_{max}$$ si la période $ $T_{min}=t_{pd}+t_{su}+t_{comb}$$ et $ $t_{comb}=10\,\mathrm{ns}$$ ?→

28
La bascule T inverse son état quand $ $T=1$$ . Si $ $Q=0$$ et $ $T=1$$ , quel est $ $Q^+$$ ?→

29
Pour une bascule D avec $ $t_{pd}=15\,\mathrm{ns}$$ , $ $t_{su}=8\,\mathrm{ns}$$ et retard des portes combinatoires $ $t_{comb}=12\,\mathrm{ns}$$ , calculez $ $f_{max}$$ .→

30
On enchaîne deux bascules D synchrones. Quel est l’état final après deux fronts d’horloge si l’entrée D₁=1, D₂=0 initialement 00 ?→

31
Une bascule JK monte Q à la vague du front montant. Si J=K=1, quel type de bascule obtient-on ?→

32
Si une bascule nécessite un temps de tenue $ $t_h=4\,\mathrm{ns}$$ , que se passe-t-il si la donnée change à $ $t+h$$ ?→

33
Un flip‐flop maître/esclave synchronise deux bascules D décalées de phase. Pourquoi ?→

34
Quelle table décrit la relation entre $ $Q, J, K$$ et $ $Q^+$$ pour une bascule JK ?→

35
Si une bascule consomme $ $E_p=50\,\mathrm{pJ}$$ par transition et bascule 4 bits changent tous les cycles à $ $f=100\,\mathrm{MHz}$$ , quelle puissance $ $P$$ ?→

36
Combien de bascules D faut-il pour réaliser un compteur modulo $ $N=10$$ ?→

37
Si la bascule a un temps de recul $ $t_{cd}=6\,\mathrm{ns}$$ , la période d’horloge minimale est contrainte par $ $t_{cd}+t_{pd}\le T$$ . Avec $ $t_{pd}=12\,\mathrm{ns}$$ , calculer $ $T_{min}$$ .→

38
Une bascule D présente un délai de propagation $ $t_{pd}=20\,\mathrm{ns}$$ et un temps de setup $ $t_{su}=5\,\mathrm{ns}$$ . Calculer la fréquence d’horloge maximale $ $f_{max}$$ .→

39
Compléter la table de vérité d’une bascule JK : $ $Q_{next}=J\overline{Q}+\overline{K}Q$$ pour $ $J=1,K=0,Q=1$$ .→

40
Une bascule JK a $ $t_{pd}=25\,\mathrm{ns}$$ et $ $t_{su}=10\,\mathrm{ns}$$ . Quelle est $ $f_{max}$$ ?→

41
Quel aléa peut apparaître sur une bascule RS sans métastabilité si S et R passent à 0 simultanément ?→

42
Si le skew d’horloge est $ $t_{sk}=4\,\mathrm{ns}$$ et $ $T_{min}=25\,\mathrm{ns}$$ , quelle est la nouvelle période minimale ?→

43
Un compteur synchrone mod-4 utilise deux bascules JK. Quelles sont les entrées J1,K1 du bit de poids fort ?→

44
Quelle est la fonction d’une bascule maître-esclave ?→

45
Un chemin logique entre bascules ajoute 15\,ns. Avec $ $t_{su}=5\,\mathrm{ns}$$ et $ $t_{pd}=20\,\mathrm{ns}$$ , quel est $ $T_{min}$$ ?→

46
Tracez le chronogramme de Q pour D=1 de 10 à 30\,ns, CLK front montant à 20\,ns.→

47
Si $ $t_{cd}=8\,\mathrm{ns}$$ et chemin logique 4\,ns, quel est hold margin ?→

48
Une bascule D positive déclenchée au front montant a un temps d’établissement tₑ=5 ns et un temps de maintien tₕ=2 ns. On alimente cette bascule avec un signal d’horloge à 50 MHz. Vérifier si le timing est respecté.→

49
Une bascule JK a un tₚd=8 ns et tₛ=4 ns. Calculer la fréquence d’horloge maximale.→

50
Une bascule T bascule son état à chaque front montant. On la connecte en retour sur T=1. Quelle est la fréquence de sortie si l’horloge d’entrée est 100 MHz ?→

51
Avec C=10 pF, V=3.3 V, f=50 MHz, calculer la puissance dynamique Pdyn d’une bascule D.→

52
Une bascule JK présente tₚd₀→₁=12 ns et tₚd₁→₀=14 ns. Quel délai considérer pour un comptage ascendant ?→

53
3 bascules D en série, chaque tₚd=5 ns, tₛ=2 ns. Calculer fₘₐₓ d’un compteur asynchrone.→

54
Un anneau de bascules T oscille. Pour 7 bascules, quel est le mode de fréquence si tₚd=10 ns ?→

55
Une bascule SR présente un risque d’état interdit si S=R=1. Exprimer la condition d’évitement de ce cas en fonction de tₛ, tₕ et tₚd.→

Les compteurs (12 Exercices)

1
On désire réaliser un compteur binaire synchrone modulo 16 (cycle complet) utilisant des bascules JK. Le compteur doit compter de 0 à 15 puis revenir à 0. On applique une fréquence d'horloge $f = 1\ MHz$ . Questions : 1. Calculez le nombre de bascules JK nécessaires pour réaliser ce compteur modulo 16. 2. Déterminez le temps requis pour compter de 0 jusqu'à 15 (durée d'un cycle complet). 3. Calculez la fréquence de sortie du bit de poids le plus significatif (MSB) du compteur.→

2
On réalise un compteur binaire asynchrone modulo 10 (cycle incomplet BCD) utilisant des bascules JK. Le compteur doit compter de 0 à 9 puis revenir à 0. On utilise une horloge de fréquence $f_h = 100\ kHz$ appliquée à la première bascule. Questions : 1. Calculez le nombre de bascules JK nécessaires pour réaliser ce compteur BCD modulo 10. 2. Déterminez le nombre de décomptages (remise à 0) nécessaires pour réaliser la fonction modulo 10. 3. Calculez le temps moyen entre chaque changement d'état à la sortie du bit de poids le plus significatif (MSB).→

3
On désire réaliser un compteur binaire synchrone programmable utilisant des bascules D. Le compteur doit pouvoir démarrer à partir d'une valeur initiale quelconque $V_0$ et compter jusqu'à une valeur maximale $V_{max}$ . On utilise une fréquence d'horloge $f = 2\ MHz$ . Pour un test, $V_0 = 1010_2$ (10 en décimal) et $V_{max} = 1111_2$ (15 en décimal). Questions : 1. Calculez le nombre de bits nécessaires pour ce compteur programmable. 2. Déterminez le nombre d'impulsions d'horloge requises pour passer de $V_0$ à $V_{max}$ . 3. Calculez le temps d'exécution du comptage de $V_0$ à $V_{max}$ .→

4
On réalise un compteur binaire synchrone modulo 12 (cycle incomplet régulier) pour une application de minuterie. Le compteur utilise des bascules RS et fonctionne avec une horloge de fréquence $f_{clk} = 50\ kHz$ . Le compteur doit compter de 0 à 11, puis revenir immédiatement à 0. Questions : 1. Calculez le nombre de bascules RS nécessaires pour réaliser ce compteur. 2. Déterminez la fréquence de sortie du bit de poids le plus significatif. 3. Calculez le temps nécessaire pour compléter 60 cycles de comptage (du 0 au 11) et déterminez la fréquence équivalente de cette séquence.→

5
On réalise un compteur binaire asynchrone modulo 64 (cycle complet irrégulier) utilisant des bascules JK. Le compteur est alimenté avec une fréquence d'horloge $f = 4\ MHz$ et doit fonctionner en tant que diviseur de fréquence. On désire également mesurer le temps d'établissement du compteur (délai de propagation). Questions : 1. Calculez le nombre de bascules JK nécessaires pour réaliser un compteur modulo 64. 2. Déterminez le délai de propagation total du compteur asynchrone (sachant que le délai de propagation d'une bascule est $t_p = 15\ ns$ ). 3. Calculez la fréquence maximale de fonctionnement du compteur en tenant compte du délai de propagation.→

6
On réalise un compteur programmable modulo 13 utilisant des bascules D synchrones. Le compteur doit pouvoir démarrer d'une valeur quelconque (programmable) et compter jusqu'à 12, puis revenir à zéro. Une horloge de fréquence $f = 8\ MHz$ est appliquée. Pour un test spécifique, on programme le compteur à démarrer à partir de $V_0 = 0011_2$ (3 en décimal). Questions : 1. Calculez le nombre de bits nécessaires pour ce compteur programmable modulo 13. 2. Déterminez le nombre total d'impulsions d'horloge requises pour passer de 3 à 12 (état de débordement). 3. Calculez le temps d'exécution du comptage et la période équivalente du signal de débordement...→

7
Exercice 1 : Compteur binaire synchrone complet modulo 16 Un compteur binaire synchrone 4 bits est réalisé avec des bascules JK. Ce compteur compte de 0 à 15 puis revient à 0 (modulo 16). 1. Calculez le nombre d'impulsions d'horloge nécessaires pour passer de l'état $0101_2$ à l'état $1100_2$ . 2. Quel est le nombre total d'états distincts que peut prendre ce compteur? 3. Si la fréquence d'horloge est $f_{clk} = 1\;MHz$ , calculez la fréquence de sortie du dernier étage (bit de poids fort).→

8
Exercice 2 : Compteur binaire asynchrone modulo 10 (incomplet) Un compteur asynchrone binaire est conçu pour compter de 0 à 9 puis réinitialiser à 0 (modulo 10). Ce compteur utilise 4 bascules JK et une logique de remise à zéro qui détecte l'état 1010₂. 1. Quel est le nombre d'impulsions d'horloge permettant le passage de l'état $0110_2$ à l'état $1001_2$ ? 2. Calculez le nombre d'états inutilisés dans ce compteur modulo 10. 3. Déterminez la fréquence d'oscillation au 3e bit (Q2) si $f_{CLK} = 2\;MHz$ .→

9
Exercice 3 : Compteur synchrone régulier avec cycle incomplet Un compteur binaire synchrone 3 bits est modifié pour compter selon la séquence régulière (cycle incomplet) : 000 → 001 → 010 → 100 → 000. Ce compteur utilise des bascules D avec des entrées de précharge. 1. Calculez le nombre d'impulsions d'horloge requises pour une séquence complète (retour à 000). 2. Déterminez le modulo effectif de ce compteur. 3. Si la période d'horloge est $T_{CLK} = 20\;ns$ , calculez le temps nécessaire pour compléter 5 séquences.→

10
Exercice 4 : Compteur programmable avec démarrage asynchrone Un compteur programmable 4 bits (avec entrée de chargement parallèle) commence à compter à partir de l'état $0111_2$ (pré-chargé) et compte jusqu'à 1111 puis s'arrête. Ce compteur utilise des bascules JK avec entrées asynchrones de présélection. 1. Combien d'impulsions d'horloge sont nécessaires pour passer de l'état initial $0111_2$ à l'état final $1111_2$ ? 2. Calculez le nombre total de codes binaires générés (incluant l'état initial et final). 3. Si la fréquence d'horloge est $f = 500\;kHz$ , déterminez la durée totale de comptage.→

11
Exercice 5 : Compteur asynchrone irrégulier avec détection d'état et remise à zéro Un compteur asynchrone 5 bits fonctionne en mode irrégulier. Il compte de 0 à 23, puis une logique combinatoire détecte l'état 24 (11000₂) et force une réinitialisation immédiate à 0. Ce compteur utilise des bascules JK. 1. Calculez le nombre d'états distincts utilisés effectivement dans ce compteur irrégulier. 2. Quel est le temps minimal de remise à zéro après la détection de l'état 24 si le délai de propagation de la logique combinatoire est $\Delta t = 5\;ns$ ? 3. Déterminez le nombre d'impulsions d'horloge requises pour passer de l'état...→

12
Exercice 3 : Compteur Programmable 4-Bit avec Chargement Parallèle Un compteur binaire programmable 4-bit utilise des bascules D synchrones avec entrées de chargement parallèle $D_3 D_2 D_1 D_0$ et un signal de contrôle $\text{LOAD}$ . Quand LOAD = 1, le compteur charge la valeur parallèle $(D_3 D_2 D_1 D_0)$ à l'horloge suivante. Quand LOAD = 0, le compteur compte normalement. Le compteur dispose aussi d'une entrée de remise à zéro synchrone $\text{CLR}$ . Question 1 : Un compteur est chargé avec la valeur initiale $V_{init} = 1100_2 = 12$ (decimal). À partir de cet état initial, le compteur compte 8 coups d'horloge avant d'être rechargé avec une nouvelle valeur $V_{new} = 0011_2 = 3$...→

Les compteurs (68 Exercices)

1
Un compteur synchrone 3 bits est construit avec des bascules D. Si l’horloge est appliquée simultanément à toutes, quel est le décalage de phase entre Q0 et Q2 ?→

2
Déterminer N pour lequel un compteur synchrone à 6 bascules JK réalise un comptage modulo N si la sortie redémarre à l’état 25.→

3
Pourquoi un compteur asynchrone peut présenter des glitches sur les sorties moyennes ?→

4
Dessiner le schéma d’un compteur synchrone 3 bits à bascules JK avec toutes les entrées J et K à 1.→

5
Concevoir un compteur synchrone mod 10 avec bascules JK en utilisant la réinitialisation asynchrone. À quel état doit-on réarmer les bascules ?→

6
Combien d’états différents présente un compteur Johnson à 5 bascules ?→

7
Tracer le diagramme d’états d’un compteur Johnson 3 bits (6 états). Quel est le prochain état après 011 ?→

8
Un compteur anneau (ring counter) à 7 bascules a initialement un seul 1. Combien d’états possibles ?→

9
Comment initialiser un compteur anneau 4 bits pour qu’il commence à 1000 ?→

10
Comparer le nombre d’états d’un compteur Johnson et d’un anneau pour n bascules.→

11
Quel est l’ordre de complexité en portes pour un compteur synchrone n bits (bascules D avec logique de décodage) ?→

12
Comment détecter l’overflow dans un compteur synchrone 4 bits sans logique supplémentaire ?→

13
Un compteur synchrone 4 bits a une entrée Load. Quelle valeur sur Load et D3–D0 pour charger 9 à l’instant suivant ?→

14
Un compteur synchrone 5 bits à présélection démarre à 0 et s’arrête à P avant reset. Si P=17, quel est le modulus ?→

15
Quel type de compteur choisir pour un comptage sans glitch et haute fréquence ?→

16
Déterminez le nombre minimum de bascules JK nécessaires pour implémenter un compteur modulaire de type $ $\mathrm{mod}\ 100$$ .→

17
Combien d'états distincts possède un compteur anneau à 6 bascules ?→

18
Combien d'états distincts possède un compteur Johnson à 5 bascules ?→

19
Déterminez l'expression de remise à zéro pour un compteur asynchrone décimal (mod 10) lorsque $ $Q_3Q_2Q_1Q_0=1010$$ .→

20
Combien de portes AND 2 entrées sont nécessaires pour générer le signal de remise à zéro dans le compteur modulo 10 précédent ?→

21
Un compteur synchrone modulo 7 est implémenté avec bascules JK. Calculez le nombre minimum de bascules nécessaires.→

22
Calculez le rapport cyclique du bit $ $Q_1$$ dans un compteur binaire 3 bits alimenté à $ $2\,\mathrm{MHz}$$ .→

23
Combien de transitions se produisent sur la sortie $ $Q_1$$ lors du comptage de 0 à 7 inclus dans un compteur 3 bits asynchrone ?→

24
Dans un compteur synchrone 4 bits, quelle est la valeur décimale après la cinquième impulsion d'horloge (partant de 0000) ?→

25
Calculer la fréquence de sortie d’un compteur diviseur par 8 si la fréquence d’horloge est $ $32\,\mathrm{kHz}$$ .→

26
Déterminer le mod (rapport de division) d’un compteur binaire à 3 bits.→

27
Calculer le nombre de bits nécessaires pour compter jusqu’à 512.→

28
Combien d’états différents possède un compteur binaire à 4 bits ?→

29
Pour un compteur modulo 10, quelle est la valeur binaire correspondant à la sortie de remise à zéro (reset) ?→

30
Combien d’impulsions faut-il pour que la sortie la plus significative d’un compteur 3 bits change d’état ?→

31
Déterminer la durée d’un cycle complet pour un compteur modulo 6 recevant un signal d’horloge de période $ $5\,\mathrm{ms}$$ .→

32
Si un compteur asynchrone à 4 bits reçoit des impulsions à $ $128\,\mathrm{Hz}$$ , quelle est la fréquence de Q2 ?→

33
Combien de bascules sont nécessaires pour réaliser un compteur modulo 12 ?→

34
Quel sera l’état du compteur 3 bits après 13 impulsions s’il part de $ $000$$ ?→

35
Quelle valeur maximale peut atteindre un compteur binaire à 5 bits ?→

36
Pour un compteur binaire asynchrone à 4 bits, alimenté en $ $f_{clk}=10\,\mathrm{MHz}$$ , calculez la fréquence de sortie du bitQ3 (MSB).→

37
Calculez le nombre d’états distincts d’un compteur Johnson à 5 étages.→

38
Déterminer la fréquence maximale d’un compteur synchrone à 3 bits si le délai d’une bascule est $ $t_{pd}=10\,\mathrm{ns}$$ et qu’il nécessite 2 niveaux de portes logiques par bit.→

39
Déterminez la consommation dynamique d’un compteur asynchrone à 4 bits opérant à $ $f=5\,\mathrm{MHz}$$ avec un nombre moyen de commutations par flip-flop par cycle égal à 0.5 et une charge équivalente $ $C_L=10\,\mathrm{pF}$$ sous une tension $ $V_{DD}=5\,\mathrm{V}$$ .→

40
Pour un compteur synchrone modulo-8, calculez les sorties Q2 Q1 Q0 après 5 impulsions si l’état initial est 000.→

41
Calculez la période d’horloge nécessaire pour qu’un compteur 3 bits asynchrone atteigne son état maximum si chaque bascule a un délai $ $t_{pd}=8\,\mathrm{ns}$$ et nécessite une atténuation en cascade sur 3 niveaux.→

42
Pour un compteur Johnson à 6 bits, calculez la fréquence de sortie du bit Q3 si l’horloge est à 12 MHz.→

43
Déterminez le nombre de bascules nécessaires pour réaliser un compteur modulo-20.→

44
Pour un compteur synchrone à 5 bits, calculez la consommation dynamique si $ $f=1\,\mathrm{MHz}$$ , $ $C_L=5\,\mathrm{pF}$$ , $ $V_{DD}=3.3\,\mathrm{V}$$ et $ $\alpha=0.5$$ , N bascules.→

45
Calculer la fréquence de sortie $ $f_{out}=\tfrac{f_{in}}{N}$$ d’un compteur diviseur par $ $8$$ si la fréquence d’horloge est $ $32\,\mathrm{kHz}$$ .→

46
Déterminer le rapport de division (modulo) d’un compteur binaire à $ $3$$ bits.→

47
Calculer le nombre de bascules nécessaires pour compter jusqu’à $ $512$$ .→

48
Combien d’états différents possède un compteur binaire à $ $4$$ bits ?→

49
Déterminer la fréquence de sortie de la bascule Q2 d’un compteur asynchrone à $ $3$$ bits si $ $f_{clk}=128\,\mathrm{Hz}$$ .→

50
Calculer la durée d’un cycle complet d’un compteur modulo $ $6$$ recevant un signal d’horloge de période $ $5\,\mathrm{ms}$$ .→

51
Pour un compteur synchrone à $ $4$$ bits, quelle est la fréquence de la sortie Q3 si $ $f_{clk}=1\,\mathrm{kHz}$$ ?→

52
Combien de bascules sont nécessaires pour réaliser un compteur modulo $ $12$$ ?→

53
Quel sera l’état du compteur 3 bits après $ $13$$ impulsions s’il part de $ $000$$ ?→

54
Quelle est la valeur maximale qu’un compteur binaire à $ $5$$ bits peut atteindre ?→

55
Déterminer le nombre de bascules pour un compteur pouvant compter jusqu’à $ $20$$ états.→

56
Calculer la fréquence de sortie d’un compteur diviseur par $ $5$$ si $ $f_{clk}=1\,\mathrm{kHz}$$ .→

57
Calculer la fréquence de la sortie Q0 d’un compteur asynchrone à $ $4$$ bits si $ $f_{clk}=2\,\mathrm{MHz}$$ .→

58
Quel est l’état du compteur modulé par $ $16$$ après $ $37$$ impulsions s’il part de $ $0000$$ ?→

59
Pour un compteur modulo $ $12$$ , quel est l’état après $ $18$$ impulsions s’il part de $ $0000$$ ?→

60
Déterminer le nombre de bascules pour un compteur pouvant compter jusqu’à $ $100$$ états.→

61
Calculer la période nécessaire pour générer $ $255$$ impulsions avec un compteur modulo $ $256$$ et $ $f_{clk}=50\,\mathrm{Hz}$$ .→

62
Pour un compteur synchrone 4 bits, si le délai de propagation d’une bascule est $ $t_{pd\_ff}=8\,\mathrm{ns}$$ et le délai logique intermédiaire est $ $t_{pd\_logic}=12\,\mathrm{ns}$$ , calculez la fréquence maximale de l’horloge $ $f_{max}$$ .→

63
Pour un compteur asynchrone 5 bits, calculez la fréquence maximale si chaque bascule a un délai de propagation de $ $10\,\mathrm{ns}$$ .→

64
Un compteur modulo-12 synchrone utilise 4 bascules. Calculez le nombre d’états inoccupés dans le cycle.→

65
Pour un compteur ring à 8 états (anneau à 4 flip-flops), calculez la fréquence de sortie du bit Q1 si l’horloge est de $ $8\,\mathrm{MHz}$$ .→

66
Calculez la période du signal de sortie d’un compteur Johnson 6 bits diviseur de fréquence si l’horloge est de $ $6\,\mathrm{MHz}$$ .→

67
Déterminez le nombre de bascules dans un compteur Gray de séquence de 7 états.→

68
Pour un compteur synchrone à 8 états, calculez le retard de propagation si t_pd_ff=10 ns et t_pd_logic=5 ns.→

Les Registres (65 Exercices)

1
Exercice 1 : Registre de décalage 74LS194A et opérations de chargement On dispose d'un registre universel 74LS194A 4 bits avec les entrées de contrôle suivantes : $S_1, S_0$ (sélection mode), $D_L$ (entrée décalage gauche), $D_R$ (entrée décalage droite), $CLK$ (horloge), $CLR$ (réinitialisation). Initialement, le registre contient $Q_3 Q_2 Q_1 Q_0 = 1010_2$ . On applique une séquence d'opérations : 1. Chargement parallèle de $1101_2$ avec $S_1 S_0 = 11$ (mode load). 2. Décalage à droite de 2 positions avec $S_1 S_0 = 10$ (mode shift right) en injectant des 0. 3. Décalage à gauche de 3 positions avec $S_1 S_0 = 01$ (mode shift left) en injectant des 1. 1. Déterminez l'état du registre après...→

2
Exercice 2 : Registres PIPO, PISO, SIPO et conversion de données On utilise une cascade de registres pour convertir des données parallèles en série et inversement. Un registre PIPO (Parallel In Parallel Out) reçoit les données $0110_2$ en chargement parallèle. Les données sont ensuite converties en série via un registre PISO (Parallel In Serial Out) avec un débit de $1\,Mbps$ . En sortie du PISO, un registre SIPO (Serial In Parallel Out) reconvertit les données en parallèle. 1. Déterminez le temps total nécessaire pour traiter les 4 bits (chargement PIPO, conversion PISO, reconversion SIPO) et le nombre de cycles d'horloge...→

3
Exercice 3 : Compteur binaire utilisant des registres à décalage On construit un compteur binaire synchrone utilisant des registres de décalage 8 bits (deux registres 74LS194A en cascade). Le compteur doit compter de $0$ à $255$ (256 états). La fréquence d'horloge est $f_{clk} = 50\,MHz$ . 1. Déterminez le nombre de cycles d'horloge nécessaires pour compter de 0 à 255 et calculez le temps total d'un cycle complet de comptage. 2. Calculez la fréquence de sortie de chaque bit (Q0, Q1, Q2, ..., Q7) si le registre fonctionne en mode comptage Johnson (décalage avec réinjection du dernier bit). 3. Proposez un circuit...→

4
Exercice 4 : File d'attente (Queue) implémentée avec registres SIPO-PISO On conçoit une file d'attente (FIFO - First In First Out) 4 mots de 8 bits en utilisant des registres à décalage. Les données d'entrée arrivent en série à $1\,Mbps$ et les données de sortie sont récupérées en parallèle tous les 32 µs (dépilage). 1. Calculez le nombre de registres SIPO/PISO requis et la capacité totale de stockage en bits. 2. Déterminez le taux d'utilisation (occupancy rate) de la file après 100 µs de fonctionnement si l'entrée injecte continuellement à 1 Mbps et la sortie prélève 1 mot toutes les...→

5
Exercice 5 : Registre à décalage circulaire et générateur de séquence On utilise un registre 8 bits en mode décalage circulaire (décalage à gauche avec réinjection du bit MSB vers le LSB) pour générer une séquence pseudo-aléatoire. Le registre est initialisé avec $10000001_2$ et fonctionne à $f_{clk} = 100\,MHz$ . 1. Calculez la longueur maximale de la séquence générée (période) et le nombre de cycles d'horloge avant répétition. 2. Déterminez les bits de sortie (Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0) après 5, 10, et 15 cycles d'horloge. 3. Proposez un retour de rétroaction (feedback) basé sur XOR de certains bits...→

6
Registre universel 74LS194A : Opérations multiples et modes d'opération Un registre universel 74LS194A 4 bits offre plusieurs modes d'opération grâce à deux entrées de sélection de mode ( $S_1$ et $S_0$ ). Le registre peut effectuer les opérations suivantes selon le code de mode : - Mode 00 : Maintien (Hold) - Mode 01 : Décalage à droite (Shift Right) - Mode 10 : Décalage à gauche (Shift Left) - Mode 11 : Chargement parallèle (Parallel Load) Le registre commence dans l'état initial $Q_3 Q_2 Q_1 Q_0 = 0101$ . On applique la séquence suivante d'opérations : Maintien (1 CLK), Décalage à droite (2 CLK),...→

7
Exercice 1 : Analyse complète d'un registre PIPO (Parallel In Parallel Out) avec chargement et transfert de données Un registre PIPO 4 bits est utilisé dans un système de traitement de données. Le registre dispose d'une entrée de commande de chargement (LOAD) et d'une horloge (CLK). On souhaite charger les données d'entrée $D_3D_2D_1D_0 = 1101_2$ dans le registre, puis transférer ces données vers une sortie parallèle $Q_3Q_2Q_1Q_0$ . Les paramètres du registre sont : fréquence d'horloge $f_{CLK} = 10 \, \text{MHz}$ , temps de setup minimum $t_s = 2 \, \text{ns}$ , temps de hold minimum $t_h = 1 \, \text{ns}$ , délai de propagation $t_{pd} = 5 \, \text{ns}$ . Question 1 : Calculer la période d'horloge...→

8
Exercice 2 : Analyse d'un registre SIPO (Serial In Parallel Out) avec décalage progressif Un registre SIPO 4 bits est utilisé pour convertir des données série en données parallèle. Les données série arrivent bit par bit sur l'entrée $D_{in}$ à une cadence synchronisée par l'horloge. La séquence de données à charger est $1101$ (LSB en premier). Les paramètres du registre sont : fréquence d'horloge $f = 5 \, \text{MHz}$ , délai de propagation entre étages $t_{pd,stage} = 3 \, \text{ns}$ , nombre d'étages de registre $n_{stages} = 4$ . Question 1 : Calculer la période d'horloge, le nombre de cycles nécessaires pour charger la séquence $1101$ , et la durée...→

9
Exercice 3 : Registre universel 74LS194A avec opérations de décalage combinées Un registre universel 74LS194A 4 bits est utilisé pour effectuer plusieurs opérations : chargement parallèle, décalage à gauche (shift left), décalage à droite (shift right), et mémorisation (hold). Les entrées de commande sont $S_1S_0$ (2 bits de sélection d'opération), les entrées de données parallèles $D_3D_2D_1D_0$ , et les entrées série $SR$ (décalage à droite) et $SL$ (décalage à gauche). On souhaite effectuer la séquence suivante : - Opération 1 : Charger $D_3D_2D_1D_0 = 1010_2$ - Opération 2 : Décaler à gauche en injectant $SL = 1$ - Opération 3 : Décaler à droite...→

10
Exercice 4 : Registre à décalage (Shift Register) utilisé comme compteur LFSR (Linear Feedback Shift Register) Un registre à décalage 4 bits est configuré comme compteur LFSR (Linear Feedback Shift Register) avec rétroaction linéaire. L'état initial du registre est $Q_3Q_2Q_1Q_0 = 1000_2$ . La fonction de rétroaction est définie par $X_{in} = Q_3 \oplus Q_2$ (XOR des positions 3 et 2), où $\oplus$ est l'opérateur XOR (OU exclusif). On applique 8 impulsions d'horloge successives et on désire tracer la séquence des états du registre. Question 1 : Calculer les états du registre après chacune des 4 premières impulsions d'horloge. Déterminer le contenu binaire et hexadécimal après...→

11
Exercice 5 : Application intégrée - File d'attente (FIFO) réalisée avec registres à décalage Une file d'attente FIFO (First In First Out) 4 positions est implémentée à l'aide de registres à décalage interconnectés. Chaque registre peut stocker 1 mot de 4 bits. On souhaite effectuer une séquence d'opérations de chargement et de déchargement pour traiter les données en ordre FIFO. Données à charger (ordre d'arrivée) : $1010_2, 0011_2, 1100_2, 0101_2$ . Fréquence d'horloge $f = 4 \, \text{MHz}$ , chaque opération (charge ou décharge) dure 1 cycle. Question 1 : Calculer le nombre total d'impulsions d'horloge nécessaires pour charger les 4 mots dans la FIFO, puis décharger...→

12
Exercice 1 – Registre PIPO et opérations de chargement parallèle Un registre parallèle entrée-parallèle sortie (PIPO) à $8$ bits utilise le circuit intégré $74LS194A$ (registre universel). Le registre doit charger en parallèle les données $D_7 D_6 D_5 D_4 D_3 D_2 D_1 D_0 = 10110101$ lors du front montant de l'horloge. Une fois chargées, les données doivent être maintenues stables pendant $5$ cycles d'horloge, puis décalées vers la droite de $3$ positions. Le temps d'établissement (setup time) requis est $t_{su} = 20\,\mathrm{ns}$ et le temps de maintien (hold time) est $t_h = 5\,\mathrm{ns}$ . La fréquence d'horloge est $f_{clk} = 10\,\mathrm{MHz}$ . 1. Déterminez la période d'horloge et vérifiez que les temps d'établissement et de maintien...→

13
Exercice 2 – Registre SIPO (entrée série, sortie parallèle) et conversion de données Un registre SIPO à $8$ bits reçoit une séquence binaire série à l'entrée : $1, 0, 1, 1, 0, 1, 0, 1$ (entrée du bit MSB en premier). Le registre utilise un circuit 74LS194A configuré en mode décalage gauche ( $S_1 S_0 = 10$ ). L'horloge fonctionne à $f_{clk} = 20\,\mathrm{MHz}$ . Après $8$ cycles d'horloge (remplissage complet du registre), les données sont lues en parallèle. Ensuite, un décalage circulaire gauche de $2$ positions est effectué avant relecture. 1. Tracez l'état du registre à chaque cycle d'horloge durant le chargement série SIPO complet. 2. Calculez l'état du registre après...→

14
Exercice 3 – Registre PISO (entrée parallèle, sortie série) et extraction de bits Un registre PISO (parallèle entrée, série sortie) à $16$ bits doit charger les données en parallèle : $D_{15}...D_0 = 1011001101010110$ (représentation binaire du nombre décimal $45910$ ). Après chargement parallèle, le registre bascule en mode décalage droite pour extraire les bits en série, avec un débit de sortie série de $f_s = 5\,\mathrm{MHz}$ . La fenêtre de temps disponible pour la transmission est de $100\,\mu\mathrm{s}$ . 1. Vérifiez que le chargement parallèle des données décimales 459 est correct et déterminez les états intermédiaires du registre lors du décalage droite des 16...→

15
Calculer le débit en bits par seconde d'un registre parallèle–série de $ $8$$ bits fonctionnant à $ $f = 50\,\mathrm{MHz}$$ .→

16
Un registre à décalage série–parallèle de $ $8$$ bits a un délai de propagation par étage $ $t_{pd,stage} = 2\,\mathrm{ns}$$ . Calculer le temps total $ $T_{shift}$$ pour décaler entièrement les $ $8$$ bits.→

17
Dans un pipeline de $ $3$$ étages, chaque bascule D a $ $t_{pd} = 1.5\,\mathrm{ns}$$ et $ $t_{su} = 0.5\,\mathrm{ns}$$ . Calculer la fréquence maximale $ $f_{max}$$ .→

18
Deux registres D sont séparés par une logique combinatoire de $ $t_{pd,logic} = 4\,\mathrm{ns}$$ . Chaque bascule a $ $t_{pd} = 1\,\mathrm{ns}$$ et $ $t_{su} = 0.5\,\mathrm{ns}$$ . Calculer $ $f_{max}$$ du pipeline.→

19
Un registre à anneau de longueur $ $N = 5$$ bits initialisé avec un seul '1' génère combien d'états distincts avant de revenir à l'état initial ?→

20
Un compteur Johnson (twisted ring) de longueur $ $N = 6$$ bits génère $ $2N$$ états. Calculer le nombre d'états.→

21
Un compteur Johnson de $ $N = 5$$ bits cadencé à $ $f = 50\,\mathrm{MHz}$$ répète son motif en $ $2N$$ cycles d'horloge. Calculer la fréquence de répétition du motif.→

22
On implémente un pipeline de $ $10$$ étapes, chaque étape utilisant un registre parallèle de $ $8$$ bits. Combien de bascules D sont nécessaires au total ?→

23
On implémente une mémoire FIFO de profondeur $ $D = 16$$ mots, chacun de largeur $ $W = 8$$ bits. Combien de bascules D sont nécessaires ?→

24
Un bus série de 1 bit utilise un registre à décalage cadencé à $ $f = 200\,\mathrm{MHz}$$ . Calculer le débit en bits par seconde.→

25
Un bus parallèle de $ $16$$ bits est cadencé à $ $f = 50\,\mathrm{MHz}$$ . Calculer le débit en bits par seconde.→

26
Convertir le débit de $ $8.0\times10^8\,\mathrm{bits/s}$$ en octets par seconde.→

27
Un registre de $ $8$$ bits a une capacité totale $ $C = 80\,\mathrm{fF}$$ . Il est cadencé à $ $f = 100\,\mathrm{MHz}$$ sous $ $V_{dd} = 1.0\,\mathrm{V}$$ . Calculer la puissance dynamique $ $P_{dyn}$$ .→

28
Un registre a $ $t_{cd} = 0.5\,\mathrm{ns}$$ et la logique suivante $ $t_{cd,logic} = 0.3\,\mathrm{ns}$$ . Si $ $t_{h} = 0.9\,\mathrm{ns}$$ , la contrainte hold est-elle respectée ?→

29
Un registre à décalage bidirectionnel de $ $N = 4$$ bits initialisé avec un seul '1' génère combien d'états distincts si on peut décaler à droite ou à gauche ?→

30
Un registre à décalage à rétroaction linéaire (LFSR) maximal de longueur $ $N = 5$$ bits génère $ $2^N - 1$$ états. Calculer le nombre d'états.→

31
Dans un registre à décalage série 8 bits cadencé à $ $f=5\,\mathrm{MHz}$$ , quelle est la durée nécessaire pour charger entièrement 8 bits ?→

32
Un registre parallèle-série 16 bits reçoit un mot chargeable en $ $10\,\mathrm{ns}$$ et génère un bit série par horloge à $ $f=50\,\mathrm{MHz}$$ , quelle est la latence totale avant émission du dernier bit ?→

33
Pour un registre à décalage composé de bascules D ayant $ $t_{pd}=15\,\mathrm{ns}$$ et $ $t_{su}=5\,\mathrm{ns}$$ , quelle est la fréquence d’horloge maximale $ $f_{max}$$ ?→

34
Combien d’états possibles comporte un registre à décalage de 5 bascules ?→

35
Un anneau à décalage de 4 bits initialisé à $ $1000$$ tourne avec $ $f=1\,\mathrm{MHz}$$ . Quel est la période de la séquence recirculée ?→

36
Un registre à décalage à retour linéaire (LFSR) de 7 étages réalise une séquence maximale. Combien de cycles uniques produit-il ?→

37
Un registre à décalage parallèle-série de 10 bits est cadencé à 20 MHz. Quel débit série $ $R$$ (en Mbps) en sortie ?→

38
Pour récupérer 8 bits série à 5 Mbps, combien de µs pour reconstruire un mot parallèle ?→

39
Pour cascader deux registres à décalage en série, chaque bascule a $ $t_{pd}=10\,ns$$ . Quel est le délai total avant sortie ?→

40
Dans un registre à décalage bidirectionnel 4 bits, si on charge 1010 et on décale vers la droite avec 0 entrant, quelle est la séquence de sortie après 2 cycles ?→

41
Si $ $t_{cd}=6\,ns$$ par bascule, cascader 3 bascules donne délai contamination de ?→

42
Dans un pipeline de 4 stades utilisant registres intermédiaires, chaque registre ajoute 20 ns. Quelle est la latence totale du pipeline pour une donnée ?→

43
Pour une bascule D avec $ $t_{su}=7\,ns$$ et chemin logique de 10 ns, quel est $ $T_{min}$$ ?→

44
Un registre à décalage 4 bits possède un délai de propagation par bascule de $ $t_{pd}=10\,\mathrm{ns}$$ et un temps de stabilisation de $ $t_{su}=2\,\mathrm{ns}$$ . Calculer la fréquence d’horloge maximale $ $f_{max}$$ pour un fonctionnement assuré.→

45
Sur un registre série – parallèle (SI–PO) de 8 bits cadencé à $ $f=50\,\mathrm{MHz}$$ , calculer le temps nécessaire pour transférer complètement un mot de données.→

46
Un registre parallèle – série (PI–SO) de 16 bits charge les données en parallèle puis les émet série. Si le temps de chargement parallèle est $ $t_{par}=5\,\mathrm{ns}$$ et la fréquence d’horloge $ $f=100\,\mathrm{MHz}$$ , calculer le temps total de transfert.→

47
On alimente un registre dynamique de capacité $ $C=10\,\mathrm{pF}$$ avec une tension de $ $V=5\,\mathrm{V}$$ à $ $f=100\,\mathrm{MHz}$$ . Calculer la puissance dynamique dissipée.→

48
Pour un compteur à anneau (ring counter) de 4 états, déterminer le nombre minimal de bascules D nécessaires.→

49
Un compteur Johnson à 4 bascule génère 8 états. Vérifier ce nombre en calculant les états pour $ $n$$ bascules.→

50
Déterminer le nombre de bits minimal pour adresser $ $1000$$ valeurs distinctes dans un registre mémoire.→

51
Calculer le délai total d’un chemin traversant 3 registres en série, sachant $ $t_{pd}=8\,\mathrm{ns}$$ par registre.→

52
Pour un registre PIPO (parallel-in parallel-out) de 8 bits cadencé à $ $f=200\,\mathrm{MHz}$$ , calculer le débit maximal $ $D$$ en \ bits/s.→

53
Un registre universel combine 4 bascule D et des multiplexeurs pour réaliser la charge parallèle, shift gauche, shift droite et maintien. Sachant que chaque MUX ajoute $ $t_{pd,MUX}=3\,\mathrm{ns}$$ , calculer le délai total par bit en mode shift.→

54
Calculer la consommation dynamique d’un registre à 8 bascule si la capacité effective par bascule est $ $C=2\,\mathrm{pF}$$ , $ $V=3.3\,\mathrm{V}$$ et $ $f=50\,\mathrm{MHz}$$ .→

55
Dans un registre à bascule D, le temps de retenue $ $t_h$$ doit être respecté. Si $ $t_h=3\,\mathrm{ns}$$ et $ $t_{pd}=7\,\mathrm{ns}$$ , calculer la marge temporelle $ $M$$ défini par $ $M=t_{pd}-t_h$$ .→

56
Déterminez la fréquence d’horloge limite pour un registre à activation front montant si $ $t_{clk-Q}=5\,\mathrm{ns}$$ et $ $t_{setup}=2\,\mathrm{ns}$$ .→

57
Un registre à décalage bidirectionnel universel supporte les opérations suivantes. Combien de lignes de contrôle (sel) sont nécessaires pour piloter 4 modes (chargement parallèle, déplacement gauche, déplacement droite, maintien) ?→

58
Calculer le nombre de bascules D nécessaires pour implémenter un compteur binaire mod-16.→

59
Quelle est l’énergie stockée dans un condensateur de $ $C=10\,\mathrm{pF}$$ chargé à $ $V=5\,\mathrm{V}$$ ? Utiliser $ $E=\tfrac12CV^2$$ .→

60
Un bus parallèle de 16 lignes alimente un registre PIPO. Quel est le nombre total de fils requis pour données + contrôle si on ajoute 1 ligne d’activation (enable) ?→

61
Pour un registre à bascule D, si le temps de propagation est $ $t_{pd}=9\,\mathrm{ns}$$ et le temps de purge (clear) $ $t_{clr}=4\,\mathrm{ns}$$ , calculer la période minimale d’horloge.→

62
Combien de cycles d’horloge sont nécessaires pour faire circuler une donnée de la première à la cinquième position dans un registre à décalage 5 bits ?→

63
Dans un registre PISO de 4 bits, calculer le temps de déchargement série si $ $f=25\,\mathrm{MHz}$$ .→

64
Déterminer le facteur d’échelle (nombre de bascules) pour un compteur mod-1000.→

65
Un registre à bascule D est cadencé à $ $f=125\,\mathrm{MHz}$$ . Quel est le temps d’horloge $ $T$$ ?→

EXERCICE ET TD CORRIGES

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